Mentor Xpedition优势在哪 实战对比Altium和PADS

于我个人对Mentor Xpedition VX.2.12版本进行实际测试, 遭遇了新手极易碰到的一系列问题, 诸如原理图符号与PCB封装不相匹配致使出现飞线情况, 差分对走线参数设置错误引发信号完整性警示, 网络类规则未加以设置造成整板不断报DRC。当下只要依照步骤逐步开展操作, 便能够轻易规避此类常见问题, 径直上手进而顺利完成中等复杂度的4层板设计。

核心优势一 规则驱动设计到底有多强

拿Xpedition搞设计, 规则驱动可是它的拿手好戏, 跟Altium那种后期得靠人工去检查的不一样。在Setup面板那儿能够直接去定义物理规则, 像是走线多宽、间距多少、过孔是什么类型, 整个板子会自动依照规则来执行。

其一: 开启菜单栏Setup, 进入Constraint Manager。于Physical标签页处, 以右键方式增添一个Net Class, 像比方给其命名为“POWER_12V”。先双击去进到详细参数那里, 要把Minimum Line Width设成0.3mm哦, Typical Line Width得设成0.5mm, 过孔那是选的标准Via20 – 10滴（过孔内径是0.2mm、外径是0.5mm）。之后去点击Apply进行保存。

新手需避开的坑, 有常见的报错“Constraint Not Assigned” , 其核心原因在于新建的Net Class未与实际网络相绑定 , 你得在Electrical标签页寻觅到对应网络 , 然后右键进行Assign Class操作, 不然规则不会生效 , 布通后DRC会全报错 , 快速的解决办法是 , 先取消所有网络分配 , 接着再逐一手动进行Assign一次。

第2步: 对差分对规则进行定义, 于Constraint Manager的Physical标签之下, 寻找到Differential Pair区域, 双击“Differential Pair Impedance”；输入目标阻抗100Ω, 层叠结构选择L2参考层, 经软件自动算出走线宽度以及间距, 例如推荐宽度为0.15mm、间距为0.2mm；点击OK自动更新至规则库。

假设新手要避免踩坑, 当布差分对之际电线的宽度与规则不相契合, 就会出现报错“DP Width Mismatch”, 其动因在于层叠的定义未曾更新物理层的厚度, 需先开启Setup > Stackup Manager，手动录入L1至L2的介质厚度（诸如0.1mm）、介电常数（FR4的典型数值为4.2）, 经重新计算阻抗之后, 规则才会自行匹配, 切不可径直更改布线参数, 不然会引发不匹配情况。

首先, 进行第3步操作。接着, 要配置全局间距规则。然后, 在Constraint Manager的Spacing标签页那里, 去新建一个间距约束组, 比如说“ALL_TO_ALL”。之后, 设置最小间距为0.15mm, 并且设置高速信号和模拟信号隔离间距为0.5mm。后面, 待规则应用到整个设计之后, DRC就不再频繁报错了。

【新手需防入坑】出现报错“Spacing Violation After AutoRouter”, 其缘由在于自动布线器未能读取最新的间距规则, 你得于Route > AutoRoute菜单之中勾选Use Constraint Rules, 并且强制进行一次重跑AutoRoute, 不然它会沿用旧规则, 重新跑完之后, DRC数量大幅下降至原有的10%。

核心优势二 协同设计如何解决多人协作痛点

Xpedition具备的团队协作功能, 相较于PADS而言, 强大程度超出太多, 它能够支持很多人在同一时期针对同一块板子予以编辑操控, 与此同时, 让人们各自将所属区域进行锁定, 彼此之间不会产生干扰呢。

针对两个方案展开对比: 其一为方案一, 借助Xpedition的Partition Manager来实施拆分设计, 先是要于Tools > Partition Manager当中去划分区域, 举例来说, A工程师负责CPU区, B工程师负责电源区, 随后每个分区各自独立线路铺设之后进行合并, 借助冲突自动检测功能, 此方案适合复杂高速板；其二是方案二, 运用PADS的同步功能, 不过这需要手动导出ASCII文件并且来回进行比对, 稍有不留意就会覆盖他人工作成果, 此方案适合简单2层板。存在这一取舍逻辑, 即要是项目超出六层板, 并且团队人数多于三人, 那么就一定要选择方案一, 如此能够节省超过百分之五十的协调时间, 而若是两层板且为单人操作的情况, 方案二的成本会更低。

第四步: 将Tools > Partition Manager打开, 把Create Partition点击, CPU区所有元件进行框选。“CPU_SECTION”这一分区名称输入, L1、L3、L5定为走线层。其他区域以同样方式划分。

【新手需防】出现报错“Partition Overlap Detected”, 乃是由于两个工程师所框选的区域存在重叠部分之故, 解决的办法是, 于Partition Manager当中点击Check Partition Boundaries, 查看红色高亮的区域, 通过手动方式去调整分界线, 以此保证每个元件仅仅归属于一个分区, 调整完毕之后重新进行保存分区文件的操作, 而后再发送给团队。

核心优势三 遇到报错怎么办

存在那么一个高频状的完整报错情况, 在进行Fanout操作期间, 软件出现提示内容, 即为那般“Unable to Fanout: No Vias Available”。其核心引发原因在于过孔库未被导入用于设计, 或者会出现过孔尺寸以及规则相互冲突这样的状况。有着完整的解决相关流程, 首先在Setup > Via Definitions里去检查Via列表, 要是呈现空白状态, 那便点击Import From Library去导入通用Via20 – 10。紧接着开启Setup > Constraint Manager, 于Physical标签页面寻觅当下的Net Class 将Via Assignment之中的“Via20 – 10”勾选好了最后回转至Fanout菜单再度挑选区域点击OK就行整个进程不会超出2分钟。

不适用场景与替代方案

该方法针对于纯模拟电路板, 像是音频功放级, 不太具备适用性, 原因在于Xpedition的规则驱动更倾向于数字以及混合信号情况对其而言, 模拟电路的寄生参数调试更适宜借助Altium的交互式布局并配合手动布地线来进行。替代解决办法是采用: 选取Altium Designer的模拟版本, 搭配LTspice仿真, 先对原理图予以验证之后再转至Xpedition开展高速部分的操作。要是项目全部为模拟性质, 那么还不如直接运用Altium来达成最终目的。