Cadence功能怎么用？新手手把手实测避坑指南

对本人而言, 测试过Cadence 23.1版本, 经历过生成网表失败以及焊盘库路径显示故障这样的情况, 倘若初涉此领域者依照步骤逐个进行操作, 便能够较为轻易地躲开这类较为常见的问题。Cadence功能的关键之处在于原理图绘制, 在于PCB布局, 还在于仿真验证所形成的流程闭环, 而在实际操作之时, 路径设定以及参数调节才是重点所在。

原理图库与器件映射实操

将OrCAD Capture CIS打开, 首先于Project Manager里右键点击并选择New Project。在进行新建项目之际, 要留意勾选“Create a blank project”, 以此防止模板所自带的默认参数产生干扰。当进入到原理图页面之后, 要放置元件: 通过菜单选择Place → Part, 进而弹出库列表。在此处第一步需Add Library, 把你本地的.olb库文件载入进去。诸多的人在这一步出现了卡顿的情况, 库路径按照默认的设置是指向C盘的安装目录的, 而你所下载的库是有可能放置在D盘那里的, 一定要通过手动的方式去Browse到准确的位置, 不然的话元件列表就会呈现空白状态。

具有新手避坑性质的, 常见报错情况为, 在Place Part这个界面当中是找不到任何元件的。其核心原因在于, 库路径并未添加。具有快速解决性质的办法是, 在Library列表区域进行右键操作, 然后选择Add Library, 接着直接定位到所存放的.olb文件路径, 但要注意不要去选择.obj或.dra后缀文件, 因为那些属于封装库, 而是原理图库专用的.olb。

元件放置好之后, 通过双击来对属性进行修改。在此为您推荐一个关键的参数, Pin之间的间距应当维持在100mil。原因在于, 如果间距小于50mil, 在后期生成网表的时候容易出现报错“Pin to pin spacing error”, 并且在PCB Editor里没办法自动去匹配封装焊盘。在实际的测试过程中, 50mil之下的间距会致使DRC频繁地中断, 每次进行手动调整大概需要耗费5分钟的时间。

网表生成与PCB Editor对接

此时原理图已然绘制完毕, 随之进入到Netlist生成的环节之中。其操作路径为, Tools → Create Netlist , 于弹出的相应对话框里面, 选项卡要选择PCB Editor。这一表述究竟具体指的是何种意思呢? 在Cadence功能里支持着多种网表的格式 , 然而对应Allegro PCB流程来讲必须要选择PCB Editor。其他的格式 诸如SPICE 、PADS等是供仿真或者第三方工具所使用的 , 要是选错的话就会致使网表导入之后元件出现飞散的情况。

【新手需防入坑】, 常见会出现报错情况: Netlist生成达成成功状态, 然而在Allegro里头Import Logic之际提示“Cannot find device file”。核心的缘由在于: 元件所具备的属性当中的PCB Footprint跟实际的封装路径并不相匹配。快点的解决法子是, 返回原理图页面, 双击每一个元件, 查看PCB Footprint字段有没有填你封装库里头.dra文件的名字, 留意大小写以及空格得完全一样。我实际测试时踩过坑, 封装文件叫“SOP-8.dra”, 可原理图里填的是“sop-8”, 致使报错, 修正后一次就通过了。

于此处存在一组实操方案的对比情况, 其一为方案一, 此方案采用Cadence自身所带的封装库方式, 其路径是C:CadenceSPB_23.1sharepcbpcb_libsymbols , 该方案所具备的优点是开启就能使用, 然而其缺点为封装的类型呈现固定状态, 就比如说SOP – 8 仅仅只有2.54mm间距的版本 ；其二是方案二, 此方案运用第三方封装库像Ultra Librarian , 该方案的优点在于封装参数能够灵活地进行调整设置, 但其缺点是需要通过手动去转换格式, 并且部分非标准封装的焊盘间距与Cadence默认的DRC发生冲突。你项目时间紧张选方案一，需要定制化选方案二。

高频报错与完整解决流程

菜鸟画出的原理图里, 最常出现的完整差错提示是: “ERROR(ORCAP – 36017): 在引脚名称或者网络名称中都有不被允许的字符”。新手在绘制原理图期间, 给网络标号都用了或者是英文全写字, 或者是中文字符, 又或者为特殊字符, 像“VCC_5V_主电源”。Cadence功能仅许可英文跟数字以及下划线存在, 其他所有字符全都会出问题报错。整整的解决流程是这样的: 首先第一步, 要把原理图那页面给打开, 接着按那个快捷键N去调出Net Alias工具；然后第二步, 在出现报错的网络线上双击一下, 把名称改成VCC_5V_MAIN；此后第三步, 重新去执行Create Netlist, 这样报错就消除了。要是你存在上百个网络都有此问题的情况, 能够去使用OrCAD的全局替换功能: 也就是Edit → Global Replace, 去搜索“_”, 然后替换为“_”, 最后手动逐个检查每个网络。

【新手需防入坑】 还有一个与之相关的报错事项展现出来: “WARNING(ORCAP – 36016): Net has only one pin”。关键的内在原因如下: 网络其标号仅仅连接到了一个元件的引脚之上, 并没有跟其他的元件共同构建成回路。能够快速解决问题的办法情形如下: 查看原理图方面该网络标号有没有出现遗漏连线的况状, 又说不定该元件引脚自身是NC（空脚）这种范畴。要是属于NC此种情形, 于引脚属性里面设置“No Connect”这一操作便能够将警告予以消除。

该方法不适用于复杂多层板去进行设计的场景, 像是那种超过8层的, 或者包含高速信号例如DDR4的那种PCB板子。这类设计呢, 是需要额外对阻抗控制以及等长布线规则进行设置的, 单单依靠基础网表生成的话, 是没办法满足需求的。有个简易的替代方案, 就是使用Cadence自身所带的Allegro PCB Designer去开启Constraint Manager, 手动去设定差分对以及时序规则, 又或者是配合第三方SI仿真工具像HyperLynx去开展信号完整性分析。