Cadence实战笔记：本人实测避坑指南与硬步骤

本人实际测试了Cadence 17.4，踩过因焊盘库路径没有更新致使封装调不出来的坑，新手依照步骤逐步地进行操作，便能够轻松地避开这类常见问题。

步骤1 设置用户环境变量与库路径

开启系统属性，进入高级选项卡，找到环境变量，在此新建变量名CDS_LOAD_ENV，将变量值设定为C:CadenceSPB_17.4sharepcbtext。而后进入到PCB Editor，去执行Setup这般操作，紧接着选择User Preferences，于Paths这个选项之下，再去面对Library，填入padpath以及psmpath的完整绝对路径，比如说像这样的路径D:my_libspads，还有D:my_libssymbols。

【新手避坑】

有这样一种常见报错，其内容是“Cannot load symbol, pin not found”。而导致这种报错出现的核心原因在于，此处的软件仅仅是默认安装目录下的库，却并未对自定义路径进行加载。针对此情况的快速解决办法是，要先去检查环境变量是否生效，接着在重启PCB Editor之后重新填入路径，并且还要确保路径文件夹内确实存在.pad和.dra文件。

步骤2 约束管理器设置差分对线宽线距

轻点Constraint Manager图标（也就是短扳手图标），将其展开至Electrical → Routing → DifferentialPair这个层级选项。从中挑选出一组差分对，然后通过右键点击Create，进而选择Differential Pair进行操作。于下方，将线宽亦即是(Min Line Width)所对应的推荐值设定成5mil并输入，把线距也就是(Primary Gap)设置为5mil。其缘由在于：5mil/5mil能够适配大多数的4层板阻抗控制，制造时良率较高同时成本处于可控状态。

【新手避坑】

通常出现的状况：进行设置之后，线宽却没有产生实际效果，走线还是杂乱无章地发生变化。导致出错的缘由：没有勾选“Min Line Width”所对应的“Used”复选框。解决该问题的方式：退回到约束管理器，双击代表Min Line Width的数值框，接着勾选Used，点击Apply，然后退出再次进入走线命令。

步骤3 两种覆铜方案对比与动态铜皮参数

方案A是，静态铜皮也就是Static Shape，经由菜单Shape，选择Rectangular，它适用于手动进行小区域的修补。方案B则是，动态铜皮即Dynamic Coil，通过Shape，选Global Dynamic Shape，它适合整板覆铜以及进行自动避让。对于取舍逻辑而言，当PCB修改较为频繁的情况下，应当选择动态铜皮，此为避让自动更新的需要，在生产定型之前的最后版本的话，可以采用静态铜皮，因为其文件体积较小。

【新手避坑】

动态铜皮参数设置里，在Void Controls中，Artwork Format这件事要选Gerber RS274X，Minimum Void Line Width这个数值需填0.1mm，这是参数推荐，理由是能够避免细小碎铜对光绘解析造成影响。

步骤4 处理高频报错 数据库无网络表关联

对于该一站式解决流程而言，首先，要回到原理图Capture CIS，接着执行Tools这个选项下的Create Netlist操作，然后勾选“Create or Update PCB Editor Netlist”；其次，输出路径需指向当前brd所在的文件夹；再者，在PCB Editor里执行File选项下的Import中的Logic，选择Design Entry CIS，勾选“Import Netlist”之后点击OK；最后，按下Place里的Quickplace，所有元件以及飞线便重新呈现出来。

【新手避坑】

不须进行额外的操作，要严格依照上面四步的顺序去执行，百分之九十五的报错都能够被消除。要是仍然存在报错的情况，那就检查原理图元件封装名是不是与库内的.pad名称完全一样（涵盖大小写）。

结尾 本方法的不适用场景

此操作是依据 Cadence 17.4（Hotfix 040 以及更高版本）来进行的，它并不适用于 16.6 以及更早的版本（因为菜单路径不一样，就好比 Import → Netlist 的位置存在差异），要是您运用的是旧版本，那么建议您先进行升级或者参照软件自身具备的 Help 文档。您的 Cadence 最令人头疼的报错是哪一个呢？在评论区留言，我会帮您剖析根源。