在于信号完整性（SI）实施控制的高速电路设计，其核心所在。不少人会认为原理繁杂，然而当落实至实际PCB设计之际，实际上便是对反射、串扰以及时序这三个关键要点的精确……
在于信号完整性（SI）实施控制的高速电路设计，其核心所在。不少人会认为原理繁杂，然而当落实至实际PCB设计之际，实际上便是对反射、串扰以及时序这三个关键要点的精确掌控。接下来我从最为实操的视角出发，将能直接着手操作的三个步骤予以拆解。
高速信号线怎么走线
在Allegro里头，或者Mentor当中，把层叠结构先设置妥当。针对关键的高速信号，像DDR或者SerDes这种，一定要分配内层走线，借助相邻的参考平面给予完整的回流路径。在Constraint Manager里，给网络设置拓扑约束，好比DDR地址线运用T型拓扑，要确保分支长度相匹配。手动开展差分布线，线宽以及间距严格依照阻抗计算值来设定，而且要保证对内等长控制在5mil之内。在进行走线操作时，要规避直角以及过孔换层这种情况，要是非得进行换层，那么就在过孔的旁边增添地孔，以此来确保回流路径的连续性。
阻抗匹配怎么计算
别去依赖那种感觉，要直接把阻抗计算工具给打开，就像Polar Si9000这样的。第一步呢，按照板厂所提供的板材参数，去输入介电常数，再输入介质厚度，接着输入铜厚。第二步，针对单端50欧姆阻抗，就得去调整线宽，从而让计算结果处于49.5到50.5欧姆这个范围之间；对于差分100欧姆的情况，除了线宽之外，还得去调节线距。第三步，把计算得出的线宽度以及线间距写入到PCB设计的叠层表格当中，并且要明确地标注给板厂。还没发板的时候，要记着在软件里头运行那个“Cross Section”分析，去验证处在实际物理结构状况下的阻抗数值。就是这一个步骤，能够防止因为理论方面的计算和生产工艺出现脱节这种情况进而致使的阻抗偏差。
串扰怎么抑制
尚未布线以前，必须于规则管理器之内确立3W原则。首先，把相邻层次的信号线走线方向设定成正交状态（一层呈水平走向，一层呈垂直走向），防止平行走线距离过长。其次，于BGA区域出线之际，切莫因节省空间而相互挤靠在一起，应当尽可能拉大间距，要是空间着实紧张，于信号线之间插入地线实施隔离。最后，针对微带线（表层走线）而言，务必要格外留意包地处理，包地的地线上每隔200mil增添一个地孔，以此构成有效的屏蔽。使串扰受到抑制的实质乃是让互感得以减少，而将间距予以拉开以及把平行长度进行缩短，这是最为直接的办法。
这些操作完成之后，你的板子很大概率能够避开多数信号质量方面的问题。然而想问一下你，于实际项目当中，最令你头疼的情况，是阻抗偏差致使功能不稳定，还是串扰引发的EMI测试未通过呢？欢迎在评论区分享你的实战经历。
微信扫一扫 
