Altium Designer PCB布线实战：避开这些坑，信号完整性瞬间提升

就本人实际进行的测试而言, 针对的是Altium Designer 23.4版本, 曾遭遇过因电源铺铜热阻抗过高进而致使芯片出现降频情况这样的坑, 对于新手来讲, 只要跟着一步步的步骤去操作, 便能够轻轻松松地避开此类常见问题的。

差分线等长处理与阻抗控制

诸位初学者于绘制高速差分线之际, 仅关注间距环节, 却无视长度匹配事宜, 最终致使波形严重抖动。此中的关键要点在于把控单条线路的走线长度差值。于AD软件里, 先选中两根差分线, 接着右键点击并选择“Interactive Length Tuning”选项。于弹出的设置面板当中, 把目标公差即“Tolerance”设定为50mil, 此数值乃是针对1Gbps至2.5Gbps速率而言相对安全的余量数值。随后拖动波浪线工具, 直至两根线的长度近乎重合, 将误差控制于极小的范围之内。

为什么推荐50mil公差？

针对更高速的信号像PCIe 3.0的情况, 建议把它收紧至20mil以内。然而若属于普通的UART或者低速SPI , 300mil以上都是没有问题的。50mil是处于加工难度以及信号质量之间的最佳平衡点 , 它既能满足绝大多数通用工业控制板应有的需求, 又不会致使PCB厂因为容差太小而拒绝接单或者大幅提高价格。

【新手避坑】

常见出现的报错情况是, Interactive Length Tuning没办法完成激活操作, 或者出现提示内容为“Net not defined”。

核心出现错误的原因在于, 差分对没有进行正确的分组, 或者网络标签没有连接至实际的走线上。

迅速的解决办法是, 双击差分线进入属性, 确认“Pair Type”被设置成了Diff Pair，并且上下层走线合并成为了同一个网络类。

阻抗设置与参考平面策略

不少人询问, Altium Designer怎样去设置50欧姆阻抗的情况, 实际上AD自身并不开展电磁场仿真, 它仅仅是作计算几何尺寸的操作, 那你得事先于库管理器或者文档模板之中定义好叠层Stackup才行。假定你所面对的具体形态是所谓四层板, 信号层处于第二层, 参考平面处于第三层（也就是GND方面）, 介质厚度是0.2mm。在Design这个选项里面去找到Board Layer Stack Manager, 在此处将微带线宽也就是Trace Width设置之为0.15mm, 而这一般情况下是对应着50欧姆单端阻抗的。

在此处, 存在着关于两种方案的挑选之事: 要是你所从事的是低成本的消费电子领域, 那么能够采用“分割地平面”这种思路开展, 虽说在噪声程度方面稍微大一点, 但其具备成本低以及设计简便的特点；要是从事的是医疗或者通信设备相关工作, 那就一定要秉持“完整地平面”这一策略。对于参考平面的选择逻辑, 是由EMI测试的预算来决定的, 前者是在省料钱这方面有优势, 后者乃是在省认证钱方面处于有利地位。

【新手避坑】

经常出现的报错情况是, DRC报错呈现“Unconnected Net”这种状况, 或者是阻抗得出的计算结果存在偏差极大的情形。

引发错误处于核心之处的缘由是, 在叠层文件里, 其中的Dielectric Constant的值这种情况未被定义, 或者参照层没有以正确的方式去指定。

需要快速解决的办法是, 在Stack Manager当中, 去确认每一层它的材料属性, 把FR4的Dk值设定为4.2, 或者是按照板材供应商给出的数据来进行调整, 还要务必保证信号层紧挨着完整的铜皮。

电源分割与去耦电容布局

易被忽视的电源部分在最后, MCU的VCC引脚旁务必放置一个0.1uF的去耦电容, 此电容引脚路径越短越佳, 建议采用0402封装, 甚至0201, 放置电容时直接将其焊盘经最短过孔连接到VCC及GND平面, 勿走任何长线。

多路电源的情况下, 尽可能采用“单点接地”策略, 把所有模拟地以及数字地于电源入口的地方汇合起来, 防止地环路为之形成, 这做法是解决地弹噪声最为直白的方式。要是空间具备许可条件, 借助完整的GND铺铜, 并借由多个过孔去做散热以及导电增强。

【新手避坑】

常见报错：批量生产后，特定功能模块重启或不稳定。

核心出现错误的原因在于, 去耦电容靠近芯片引脚的距离超出了2mm, 致使寄生电感变得过大, 高频噪声没办法被旁路。

迅速的解决办法是, 重新进行布局, 把电容紧紧挨着芯片引脚来放置, 并且运用双面过孔连接, 在有必要的时候增添一个10uF钽电容去滤除低频纹波。

常规多层板设计适用本方法, 超高频毫米波领域或航天级产品且有严格EMC要求时, 要结合HFSS等专业仿真工具。碰到极高速信号的情况, 建议更改作带状线结构设计, 或者增添屏蔽罩。