AD高级功能实测：原理图与PCB的联动规则和实用技巧

自身亲自进行了 Altium Designer 22 的测试, 遭遇过原理图修改后 PCB 未同步致使飞线全部错乱的状况, 新手依据步骤逐一操作, 便能够轻易避开此类常见问题。

怎么让原理图和PCB保持同步

好多新手完成原理图绘制后, 往PCB导入一回网表便再也不敢有动作了。实际上在AD高级功能里, 原理图跟PCB双向同步乃是最最关键的一个环节。我见识过超多的人手动去挪动器件, 结果改动一次就得重新花费好长的时间去绘制布局。

实操步骤1：开启工程级同步

开启你那具有特定格式名为（.PrjPcb）的工程文件, 于原理图编辑器之中, 点击菜单栏那里的“设计”, 接着选择“Update PCB Document”。当弹出对话框之后, 一定要勾选位于左下角处的“Generate Rooms”, 与此同时, 把右侧“Action”那一列里面所有以“Remove”起始的操作转变为“Add”。而这一个步骤对究竟是进行增量更新还是全量替换起着决定性的作用。

【新手需防误】, 常见报错为“Net未被找到”, 其根本缘由在于你对原理图的网络标号进行了修改, 然而PCB里的旧网络仍在产生不良影响。快捷的解决方式如下: 先实施一次 “设计” → “从Import Changes From导入” 来经过动手比较差异, 接着点击“使更改生效”。

实操步骤2：设置交叉选择模式

于PCB界面当中, 通过按快捷键T+C来将交叉选择模式打开。在这个时候, 你于原理图内对一组电容进行框选, 在PCB里便会对同一组器件同步进行高亮显示。此功能在对关键电路进行定位之际格外有用, 特别是在多层板寻觅退耦电容位置之时。

新手要避开的一个坑, 交叉选择出现没反应的情况怎么办? 去到菜单那里, “工具”的选项下, 再进入“注解”, 然后找到“原理图标注”, 去里面查看一下。要是器件位号存在重复的现象, 交叉选择就会失效。这时要先执行“复位标注”这个操作, 之后再进行“更新标注”, 那样就能够修复好了。

核心操作：参数推送的最优推荐值

将原理图之中的“Designator”字体, 统一设定为 8pt 予以建议。原因非常清晰: 在进行打印或者导出 PDF 之际, 小于 8pt 的标号于装配图之上, 根本无法看清, 然而大于 8pt 又会将走线遮盖住。针对这个参数, 我针对几十个项目展开了实际测量, 8pt 是最为理想的平衡点。

规则驱动布线到底怎么配

AD当中的规则引擎, 属于高级功能的灵魂所在, 然而, 百分之九十九的人, 仅仅只是改动了线宽以及间距之后, 便直接开始进行布线操作了。实际上, 这样的做法, 已然埋下了后期DRC出现接连不断报错的隐患问题。

两种实操方案对比：

方案A: 仅将“Clearance”设定为默认的0.254mm, 随后完全依靠手动进行布线, 其具备的优点是灵活性较高, 而存在的缺点是针对每一个网络都得去检查间距，要是为四层板以上的情况, 那就会直接陷入崩溃状态。

方案B: 将“Clearance”设定为0.254mm, 另外增添一条“Net Class”规则, 把诸如VCC、GDN等电源网络的线宽硬性设置为0.5mm, 过孔的外径是0.6mm、孔径为0.3mm。优势在于能自动进行约束、防止出错；不足之处是首次配置时大概需要10分钟。

如果项目周期紧张, 并且板子层数较少（为2层）, 那么就要选择A；要是板层超过4层, 或者包含DDR/射频电路, 那就必定要选择B。

实操步骤3：配置差分对规则

切入菜单“设计”这个选项, 再跳转到“规则”这儿, 于“High Speed”范畴内寻觅“Matched Lengths”。选定你打算进行等长操作的差分对, 像是USB_D+以及USB_D-这种, 设定tolerance的值为0.1mm。随后返回至PCB, 借助“布线”里面的“差分对布线”此项功能去拉线。AD会自动根据你设的规则绕蛇形线匹配长度。

对于新手而言, 布线在其后续过程里完成之后, 出现了DRC报错, 此报错信息为“Length mismatch”, 这种情况大概率因为你在布线相应规则里面没有去指定“Scope”的范围。那么, 需要前往规则面板那儿, 把差分对对应项的“Where The Object Matches”修改成“InNetClass(‘Differential Pairs’)”, 接着点右键选择“创建类”, 将所有差分类都添加进去。最后, 再次进行绕线操作一回就能够消除该报错。

高频完全报错: 导入网表之后弹出“未能添加类成员”。缘由为你PCB的类列表当中, 存在一个类名与原理图里自动生成的类名相互冲突。完整的解决流程是: 关闭错误窗口, 打开PCB面板接着切换到“Classes”标签, 之后手动删除全部以“Component Class”开头的自定义类, 最后重新执行更新。实测五分钟搞定，不用重画板子。

效果最佳的这套方法, 存在于单层至六层板之间。倘若你所制作的是十层以上的高速板, 鉴于纯靠AD规则引擎对信号完整性的管控能力有限, 故而建议配合SigXplorer仿真约束。简易的替代方案得以成为运用CIS库去统一管理封装, 直接从源头来避免引脚出现错位。