Cadence设计规则设置避坑指南 实测DRC设置错误全解决

我亲自进行了Cadence IC617版本的实测, 遭遇过无数因DRC报红、规则文件加载失败以及参数设置致使版图短路的大坑。新手只要依照下面的步骤一步步去操作, 便能够轻松躲开这类常见问题。

第一步 正确加载设计规则文件

把Virtuoso布局编辑器打开, 轻点位于菜单栏的CIW窗口。于CIW里输入load “/path/to/your规则文件.drc”, 一定要保证路径当中不存在中文, 不存在空格。紧接着去执行Verify -> DRC这个操作, 于弹出对话框里的Rules File栏目那儿点击Browse, 通过手动的方式去选取你们的.drc文件。

要注意, 对于新手而言这里存在避坑点, 常见的报错情况是出现这样的内容: “Error load: can’t access file” , 其核心的原因在于路径写得不正确又或者是文件权限方面不足, 那怎么快速解决。先使用ls -l这个命令去检查一下文件是不是存在, 接着再应用chmod 644 .drc这个操作放开读取权限呀,之后重新加载就可以。

第二步 关键DRC参数避坑设置

最为关键的一步, Check by region 的默认状态是 Full chip, 对于新手而言, 务必要将其改成 Selected area, 不然的话, 全芯片检查将会出现卡死的状况。

【新手需避坑】, 出现这样的报错: “Error Can’t find rule library”, 其缘由是, 你的工艺库处于未绑定的状态。一种迅速的解决办法是, 于Library Manager里以鼠标右键点击你的工艺库, 选取Properties, 在Technology Library当中指定准确的.tf文件, 接着再次启动Virtuoso。

第三步 最优参数推荐值与两种方案对比

最佳推荐数值是,把Minimum spacing里的参数设定成工艺设计规则里所推荐数值的1.1倍, 举例来说 , 要是规则规定最小间距是0.18um , 那就直接设定为0.2um, 利用如此方式能够防止由于制造偏差而致使的金属线短路情况发生 , 并且不会显著加大芯片面积。

两种实操方案对比：

方案A的精细调试模式, 是逐个去跑单条DRC rule, 它适合小模块或者关键模拟电路, 在出错之后定位速度快, 不过耗时。

以下是一次性执行所有规则的方案B全自动批量模式, 它适用于数字标准单元或者大模块, 具备较高效率, 然而在报错情况较多的时候排查起来存在困难。

选取与舍弃的逻辑关系为: 每当处于项目给定特定时间状况且电路呈现不敏感情形时, 便直接做出选择B的行为动作；要是进行诸如搞高精度ADC、PLL这类相关事项时, 那就必然得做出选择A按分段开展排查的举动。

第四步 高频完整报错一站式解决

特别典型的报错情况是, “DRC ERROR: M1到M1的间距小于0.3微米”。完整的解决流程应是。

1. 于 DRC Result Browser 里, 对该报错进行双击操作, 随后会自动跳转至版图问题所在点。

2. 要是处于选中状态, 那就按 Escape 将其退出即可, 然后去测量当下两根 M1 线之间的间距, 倘若间距是 0.25um, 那就表征着确实冲破了规则。

3. 利用 Move 命令, 其快捷键为 m, 去把其中的一条线朝着外面进行移动, 要确保所形成的间距不会小于 0.3um。

4. 再度去执行, Verify这个操作之后的DRC操作, 然后再进行Run这个动作。

5. 倘若再次出现报错情况, 那就去检查一下 Min M1 width 是不是同样存在违反的状况, 这是由于过细的那条线同样会致使测量出现偏差。

第五步 设置检查范围防止假报错

于DRC Options里, 寻觅Check Boundaries, 将Include all勾选上是可以的。与此同时需要予以留意的是: 要是版图之中存在着诸多的dummy器件, 那么建议把Skip dummy check勾选起来, 不然的话就会出现大量毫无存在意义的报错现象。

【新手防止入坑】报错称: “Warning*那儿没有任何能找到的层”。致使其产生此种情况的缘由在于, 那些原本需要实施检查的层没有被激活。以迅速的方式来解决: 于DRC Setup Form的Layers to check栏当中点击Select All, 或者以手动的形式去输入层号, 像1 , 2 , 3 , 10 , 11这样的具体数字。

在金属层密度规则检查方面, 以及在天线效应规则方面, 本方法并非必定适用。要是碰到天线效应报错这种情况, 提议换用Calibre的ant_check脚本直接去跑一次性修复, 以此规避手动修改而引入新错误。