Cadence画原理图新手避坑教程 踩过这些坑再也不怕连不上线

亲身经历实测Cadence 17.4版本，遭遇过原理图画完却没法导出网表，元器件引脚怎么都连不上线，ORCAD出现闪退还丢失图纸这三个严重问题，新手只要依照步骤一步步去操作，便能够轻易避开这类常见问题。

第一步 新建工程和元件库关联

开启ORCAD Capture CIS，点一点左上角File，再点New，接着点Project，于弹出的窗口里，在Name处键入你的项目名，Location处挑选一条完全是英文的路径（此处尤为关键，路径带有中文必定会报错），Location Type选Analog or Mixed A/D，点击OK步入下一步。然后紧接着就会自动弹出Create PSpice Project窗口，接着从中选择Create a blank project这项，并且不要去勾选任何的模板文件。

新人要避开陷阱，不少人新建工程后就直接画图，然而在放置元件时却发觉库里啥都不存在。正确的操作方式是，在工程管理器里，右键点击Library文件夹，选择Add File，把路径定位到Cadence默认库路径C:CadenceSPB_17.4toolscapturelibrary，手动将common.olb和pspice.olb这两个核心库添加进去。部分经过精简处理的Cadence，有的时候可能会缺失pspice仿真库，这种情况下就需要专门到官网去下载补丁包。

第二步 放置元件和引脚连接实操

要点右侧工具栏那儿的Place Part图标，或者按快捷键P，这时就会弹出Place Part对话框。在Libraries栏那里找到刚添加的库，比如说选择COMMON库，搜索R它代表电阻，C代表电容。双击所选中的元件，这时候光标会带着元件处于悬空状态，在图纸上点击左键来进行放置。放置多个同型号元件的时候，按F4去重复上一步的操作，不要每次都重新点Place Part。

【新手避坑】，放置完元件后，引脚连不上，大概率是网络标号没有对齐哦。要确保你的Wire工具处于激活状态，也就是快捷键W对应的状态，鼠标移动到元件引脚末端，当出现一个小红点时才是正确的吸附位置，然后点击左键开始走线。要是全程都没有小红点，那就检查Options→Preferences→Grid Display里的Snap to grid是否开启，网格要设为100。

第三步 电源和地网络标号配置

元件摆放妥当之后，要给电路接上电源以及地。点击Place Net Alias快捷键N，于弹出窗口的Alias栏当中输入VCC（正电源）或者GND（地）。特别需要留意的是，Cadence对于引脚命名大小写敏感，电源引脚的名字必须与元件库定义全然一致，不然DRC检查时会报网络悬空。

最坑人的当属电源符号的放置方式，很多人直接点击Place Power符号，选取了VCC_SOURCE，然而导网表时却报错“ERROR(ORCAP – 36013)：Conflicting values”，其原因在于Cadence划分了两类电源符号，分别是Power符号（用于仿真）和Off – Page符号（用于多页连接）。在实际操作当中，建议新手全部都使用Place Power里的VCC_BAR以及GND符号处，该符号于原理图转PCB之际兼容性是最为良好的，不会出现网络名冲突的情况。

参数推荐值

建议将电阻电容的Value值统一设定为标准化的值，举例来说，分压电阻选取10kΩ的时候（在下拉时采用100kΩ），电容去耦选择0.1μF，这样的组合在Cadence的PSpice仿真里稳定性是最为优良的，要避免因参数特殊致使仿真收敛失败，其设置方法是，双击元件，在Properties窗口当中修改Value栏的数值，而不更改封装信息。

两种操作方案对比

从事新手阶段的原理图网表连接工作，存在着如下两种方案：一种是Wire连线方式，另一种是Net Alias网络标号方式。对于Wire连线这般的方案而言，它比较适合那种元件数量较少、结构相对简单的电路，这里所讲的简单电路指的是元件数量在30个以内的。这种方式下呈现出的连接状态较为直观，但在后续进行修改操作时会显得费劲，举例来说，倘若要更改其中一个引脚，那就需要重新去拉线。而Net Alias这种方案呢，它适合那种较为复杂的电路，这里所说的复杂电路指的是元件数量达到上百个的情况。该方案是通过给每个节点赋予一个名称的方式来构建连接关系的，当需要进行修改操作时，仅仅修改相应的标号即可。一开始，我的提议是，在入门时期，先运用Wire来连通一个小型电路，就像555定时器电路那样，等到熟知操作以后，再转而采用Net Alias去应对复杂项目，要不然，在报错排查时会陷入崩溃状态。

高频报错解决

“ERROR(ORCAP – 36001)”这种错误提示出现，提示的内容中有这样的情况，即部件存在输入或者输出引脚连接到电源引脚的状况。完整的解决流程是这样的：第一步，对报错元件执行双击操作，借此打开Edit Part界面；第二步，点击Options，接着选择Package Properties；第三步，把Pin Names Visible设置为True，仔细检查电源引脚名字（VCC/GND）与原理图上的是否相一致；第四步，要是名字不相符，就在Edit Part里对引脚名称进行修改，保存之后将其关闭；第五步，返回到原理图，执行Annotate（工具栏图标）进行重新编号，然后再执行DRC检查。报错之中，百分之九十是因引脚命名的大小写或者标点符号并非一致而致使的，在确认没有错误之后，基本上就能够通过。

方法局限性

这套流程只适用于Cadence 17.2以及比它更高的版本，16.6以及比它更老的版本其操作菜单的名称不一样，尤其是库路径的位置存在差别。要是你使用的是Allegro PCB Editor搭配原理图，建议直接运用Capture CIS自身所带的Layout Link功能来同步网表，不建议手动导出第三方网表格式标点符号。针对老版本用户的替代办法是，先选用ORCAD Lite（也就是免费版本）去设法让小电路运行成功，之后再转向专业版来处置正式的项目，以此防止从一开始就在菜单中迷失方向，偏离既定路径。