Cadence PCB布局布线功能实战 新手避坑指南

本人实际测试 Cadence 17.4 版本, 遭遇过走线断裂的状况、面临过约束规则冲突的情况、碰到过动态铜皮报错这类新手高频出现的问题, 依照步骤一步步去进行操作, 便能够轻松躲开这类常见的问题。

如何快速配置PCB设计环境

对于【新手避坑】范畴而言, 要是在生成网络表这个操作期间, 出现了报错“Netlist failed”这种状况, 那么九成的缘由是, 原理图当中存在着没有连接的悬空引脚, 或者器件位号出现了重复的情况。而解决的办法是, 返回到原理图那里, 通过按Shift+F5来开展DRC检查, 在修正掉所有ERC报错之后, 再次重新去生成网络表。

进入Allegro PCB Editor, 首先要对Design Parameter进行配置。依准指向 Setup 而后进入 Design Parameters, 于 Display 选项卡内勾选 Fill shape, 把 Dynamic fill 设定为 Smooth, 这般操作可令动态铜皮下, 行显出更为流畅之态情状, 规避卡顿致使错误操作情形的发生。

怎样设置约束规则避免走线错误

在Constraint Manager中操作。轻按Setup朝向Constraints进而直达Constraint Manager, 于Physical选项页面之中构建Physical CSet从而为之命名5mil_Line项目, 把Line Width设定成5数值, 将Min Line Width确定为5数值水平表现, 此乃至关重要极具关键意义的参数最佳推荐数值取值, 契合适配于绝大多数BGA扇出信号状况表现情形, 能够达成实现平衡阻抗以及走线密度两者之间关系状态。原因解析: 5密耳的线宽, 于FR4板材之上, 搭配5密耳的线距构成组合, 如此这般能够卓有成效地削减串扰现象发生几率并且还可确保加工作业的良品率得以维持在一定水平。

许多新手设置了线宽, 然而却忘掉设置Min Neck Width, 最终使得走线的时候自动变细冒出报错 , 正确的做法是在同一个CSet里把Min Neck Width同样设成5。

动态铜皮避坑和完整报错解决

动态铜皮是Cadence核心功能之一。进行点击操作, 点击的对象是Shape, 之后点击的是→, 然后点击Global Dynamic Parameters, 在进入的特定区域里, 也就是Shape fill选项卡中, 针对Void style进行选择, 选择的结果是Smooth, 而对于Minimum aperture, 维持其处于默认的状态下。然后于PCB之上进行铜皮的绘制操作: 先点击Shape, 接着选择其中的Polygon, 之后再 selecting Dynamic copper, 将类别设定当作Net, 随后输入像GND这样的网络名, 最后通过鼠标右键来达成绘制工作。

这儿给出两种实操方案作对比, 方案A是, 整体铺设一块大铜皮采用Static solid, 方案B是, 分区域铺设Dynamic copper, 方案A简便, 然而修改铜皮时要整块重新铺设, 并且热焊盘连接难以调整, 适宜固定版型, 方案B灵活, 能够针对BGA区域单独设定Thermal relief参数, 不过操作复杂一些。若后期改动频繁，选方案B更稳妥。

一种具有高频特性且完整呈现的报错情况出现了, 即铺铜以后出现了一种名为“Shape with same net has no thermal relief”的报错现象。其背后的缘由在于, 动态形状的铜皮与处于相同网络状态下的焊盘在连接这一行为方式上存在着相互冲突的状况。首先, 要进行解决流程, 先去选中哪一块铜皮子, 然后右键点击Parameters。接着, 在Thermal relief connects里面去确认Thru pin是不是设成了Orthogonal。要是这个不行的话, 那就打开Shape, 然后找到Global Dynamic Parameters。之后, 把Thermal relief connects下面的All layers设成Same as above。要是还是不行, 那就直接把那块铜皮删掉, 然后重新画一遍, 注意在画的时候, 在Options面板里面要勾选Dynamic fill之后设为Smooth。

若是高频射频板与之或者大电流负载电源板, 则此方式并不适用, 针对那样的情形, 建议转而采用静态铜皮加上手动热焊盘的方案, 并且搭配Thermal relief手动来进行修正避让。