过孔网格避让实操 新手跟着步骤设间距选方案

我亲自进行了Cadence Allegro 17.4的实测，踩过因过孔网格避让规则未调好从而致使整板DRC爆炸的坑，新手依照步骤一步步去操作，便可轻松规避这类常见问题。

过孔网格避让间距设置多少合适

1. 开启Constraint Manager，其路线是：Setup跟着Constraints再到Constraint Manager，于Physical Constraint Set里头去找“Vias to Shape”的间距条目，把数值变更为0.127mm（5mil）。此数值为多数板厂具备的最小工艺能力，能够保障生产良率，且不会过度耗费布线空间，相比默认的0.254mm要更为宽松些。

有着新手需要避开的坑，是常见的报错，名为“DRC error: Via to Shape spacing violation”，其原因在于默认的间距太过严格，进而致使出现大量的假错。存在快速解决的办法，要在全局进行搜索该间距项，另外要以一次性批量的方式将其修改为0.127mm，然后再次重新去跑一次DRC，如此便能够消除九成以上的报错。

两种过孔避让方案怎么选

2. 方案A那种全局统一间距的情况，其操作路径是Setup → Constraints → Physical ，要在“Spacing”页直接去修改所有层的Vias to Shape值。方案B是区域规则，路径为Shape → Global Dynamic Params ，要添加Region并分配独立间距。高密度BGA区域采用方案B（区域间距能够收紧到0.1mm），普通区域采用方案A。

【新手需防入坑】区域规章未起作用的典型状况：DRC依旧报全域间距方面的错误。缘故在于Region的优先程度比默认规则要低，得在Constraint Manager里把Region规则拖拽至列表最上头，强行优先进行匹配。

过孔网格避让报错怎么解决

3. 高频出现的完整表示为“DRC: Via on Grid Violation”的报错，其原因在于，过孔的中心位置处于那种负片平面的网格线之上，然而该网格线却不存在热焊盘连接。全面的解决流程是，开启Shape Global Parameters（其路径为Shape至Global Dynamic Params），将“Thermal relief connects to all vias” 的勾选取消，转而勾选“Vias with holes”，随后点击“Update DRC”以进行重新刷新。

做完这一步居然还会报错，怎么回事呢？那就得去检查一下Manufacture当中的Artwork里的Gerber设置，要保证“Suppress unconnected internal planes”没有被错误地勾选。要是已经勾了的话？负片就会把过孔连接给完全切掉，那怎么办呢？取消勾选之后再重新出图就可以了。

此篇文章所采用的方法，并不适用于HDI板子当中的微孔，也就是孔径小于等于0.1mm的那种，原因在于微小孔自身的结构存在差异。可供替代的方案是，运用Allegro的Microvia专门规则，于Constraint Manager的Physical里，去单独设定“Microvia to Shape”的间距，其推荐数值为0.05mm。你平常在画板的时候，有没有碰到过因为过孔避让而致使整个板子需要返工的状况？在评论区交流一下你遭遇过的踩坑经历，要是觉着有用就点个赞给予支持。