本人实际测试了Cadence Sigrity 2023 ，以及Allegro PCB Designer 23.1，踩过了由于DDR4数据线阻抗不连续从而致使眼图塌陷的坑，新手依照步骤一步步去操作，便能够轻松避……
本人实际测试了Cadence Sigrity 2023 ，以及Allegro PCB Designer 23.1，踩过了由于DDR4数据线阻抗不连续从而致使眼图塌陷的坑，新手依照步骤一步步去操作，便能够轻松避开这类常见问题。
1 层叠结构与阻抗计算预设置
开启Allegro PCB Designer，实施菜单指令Setup→Cross Section，于弹出的窗口里开展叠层设置。针对6层板而言，建议把L2与L5设定成GND平面，L3以及L4作为信号层。选定信号层，在Material栏选取FR-4，在Thickness栏键入0.12mm，在Conductivity栏默认值维持不变，铜厚设置为1OZ（0.035mm）。关键参数目标阻抗，被推荐设定为50Ω±10%，这是由于，大多数逻辑电平，像LVDS、LVPECL之类，以及射频前端，都将此作为标准，要是匹配不当，就会直接使得信号反射出现，当实测反射系数超过0.1的时候误码率就会急剧地攀升。
【新手避坑】
众多新手径直采用默认的0.2mm介质厚度，致使所计算出的阻抗仅仅约为42Ω ，常见的报错情形是在进行阻抗测试之际察觉到TDR曲线呈现出阶梯状下降。核心缘由乃是线宽没有依据叠层予以微幅调整。能够快速解决问题的办法是：运用Polar SI9000 ，按照实际上的叠层来输入相关参数 ，把线宽从默认的0.15mm调整为0.22mm ，重新导入Cross Section之后阻抗便回归到50Ω。
2 关键网络端接电阻的精确放置
对于时钟线以及地址控制线，于Allegro里开展Logic→Net Schedule操作，选定CLK以及DDR_CKE网络。在Place→Manually的Component列表之中，寻觅到相匹配的22Ω排阻。其操作路径乃是把排阻在源端芯片也就是CPU引脚中心往外3mm的范围之内进行物理放置，要是距离过长就会引发振铃效应。由我亲自实测得出的数据显示，当处于放置在5mm的位置之际，过冲电压竟然高达3.9V，然而当处于放置在3mm的位置之时，过冲则被控制在了3.5V以内，这是完全符合芯片耐受范围的。在放置之后执行Route→Connect这个操作，把排阻串联进网络。
【新手避坑】
不少工程师错误地把端接电阻放置在接收端附近，致使反射能量没办法被吸收，报错现象为信号线上出现显著的回沟，逻辑电平产生误判，核心原因是电阻位置违背了“源端匹配”原则，快捷解决办法是径直运用Edit→Change命令，把电阻坐标移至源端扇出走线处，借助Add Connect指令重新拉线，测量波形便可恢复正常。
3 电源地平面与过孔处理方案
选定执行Setup→Areas→Shape Keepout，于BGA封装下方描绘禁止布线区域。针对高速信号进行换层时，必定要增添地方过孔伴随。其操作步骤为：先选中换层信号过孔，接着右键点击选择Add Via，随后在过孔旁边紧紧挨着的位置安置一个GND过孔。这里给出了两种实操方案的对比，方案 A，也就是紧耦合，它把 GND 过孔距离信号过孔中心距把控在 0.8mm 以内，这样能提供最短的回流路径，它适合空间充裕的板边区域，方案 B，即阵列式，是在信号过孔周围均匀环绕 4 个 GND 过孔，这适合 BGA 内部密集区域 ，仿真表明方案 A 比方案 B 在 10GHz 频率下串扰低大约 3dB。具体的取舍逻辑呈现为这样的情况，即要是板厚处于低于1.6mm的状态，并且层数相对较多，那么就优先采用方案A，以此来实现节省空间的目的;假如说信号速率超越了5Gbps，那就强制采用方案B，进而确保信号的完整性。
【新手避坑】
高频所呈现的非常完整的报错情况为，在进行时域反射计也就是TDR的测试期间，于信号过孔的地方出现了阻抗尖峰。错误展现出来的现象是，开始时阻抗为50Ω，然后突然急剧下降到38Ω，之后又恢复到原来的值。其最为关键的原因在于，过孔反焊盘的设计存在错误，并且还缺少回流地孔。一站式解决流程：开启Padstack Editor，寻觅到那个过孔，于Parameter里将Anti Pad直径从0.8mm增大为1.0mm；回到PCB，运用Copy命令复制GND过孔紧挨着信号过孔放置下来；执行Tools→Database Check修复连接性，再次仿真后阻抗曲线就恢复成平滑状态了。
这个方法主要是适用于常规的FR – 4板材，以及信号速率处于6Gbps以下的多层板设计。要是你正在运用Rogers高频板材，或者处理28Gbps以上的SerDes通道时，一味地依靠上述的叠层以及过孔处理，可能没办法满足插损的要求，在这种时候，建议直接采用背钻工艺，并且配合仿真软件来进行全通道3D建模，而不是单纯地套用本文的机械操作步骤。
在你调试高速信号之际，有无碰到过阻抗曲线毫无缘由地莫名冒出“驼峰”，但怎么都查找不出致使其出现这种状况的原因呀情况呢，欢迎于评论区域张贴上你的层叠截图一块儿展开探讨哦。
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