PCB走线线间距与阻抗控制实战：避开计算陷阱的完整步骤

对于Altium Designer 22与Cadence Allegro 17.4这个两套主流的eda工具, 我亲自进行了实测, 遇到了由于线间距设置不合适, 致使阻抗实测偏差超出15%那种情况, 并借此踩了坑。新手只要依照步骤逐一去操作, 便能够轻易躲开这类较为常见的问题。

线间距多少才真的影响阻抗

好多工程师觉得只要线宽计算正确, 阻抗就能得以稳住。但是实话说给你知晓, 那就是线间距对于阻抗所产生的干扰常常被极其严重地低估了。我手上有一个四层板的项目, 其中微带线的线宽是0.25mm, 按照理论其阻抗应为50Ω, 然而制成成品后实际测量却仅仅只有43Ω。经过一番查找了许久, 最终发现问题在于相邻的信号线间距仅仅只有0.15mm, 耦合电容将阻抗强硬地拉低了14%。

这边存在着一个关键的认知, 单端走线的阻抗主要是受到线宽的影响, 还受参考 层距离的影响, 也受铜厚因素的影响, 倘若一旦两条线相互靠得过于近的话, 它们彼此之间的边缘 场耦合就会使得等效介电常数发生改变, 进而导致阻抗向下掉落。差分线更是属于重灾区 域，线间距直接对差分阻抗值起到决定作用。

新手需避坑: 别一味死磕单端线宽, 要先去查看你所走线路两侧是否存在平行走线情况。要是有的话, 其间距起码得达成3倍线宽才行, 不然阻抗计算器所给出的值那可是虚的呀。

步骤一 用SI9000精准计算最小间距

开启Polar SI9000, 挑选Surface Microstrip模型。录入板厂所给予的参数, 介电常数是4.2, 介质厚度为0.2mm, 铜厚1oz也就是0.035mm。首先计算单端50Ω状态下的线宽应当是0.3mm。

然而先别匆忙去画。重点的一步是: 切换到Edge – Coupled Microstrip模型, 输入同样的线宽为0.3mm, 接着将间距从0.1mm起始到0.5mm逐个依次输入, 以此查看差分阻抗的变化情况。实际测量得到的数据是: 当间距为0.15mm的时候差分阻抗是82Ω, 当间距为0.3mm的时候差分阻抗是98Ω, 当间距为0.5mm的时候差分阻抗是105Ω。

萌新需防入坑: 不少人算出单端后便断定间距0.15mm就足够用了, 可是差分对却一定要确保间距大于0.25mm才能够稳定处于100Ω±10%的范围之内。报错情况下的现象: 打样回来呈现差分信号眼图闭合, 误码率急剧飙升。唯一的解决办法: 重新进行拉线, 将间距放大到0.3mm以上。

高频场景下如何取舍线间距与阻抗

这里给出一组对比, 是关于两种实操方案的, 它能帮你弄明白, 在何时应该进行何种牺牲。

方案A：优先保证阻抗，牺牲密度

对1GHz以上的高速信号适用, DDR4 时钟线这类属于, PCIe Gen3 同样也属于。做法是: 要强制让所有信号线间的距离大于或等于四倍的线宽, 就算板子面积增大了30% 也认可。实际测量得出的效果是: 阻抗的波动被控制在正负3% 以内, 眼图的余量很充足。

方案B：优先保证密度，容忍阻抗偏差

适宜应用于低频的控制信号, 像是I2C、SPI这类, 其频率处在50MHz以下。具体做法为: 将间距压缩至2倍的线宽, 甚至是1.5倍。实际测量得出的效果是: 阻抗或许会下降到45Ω, 不过信号上升沿较为迟缓，并且反射所产生的影响极为微小, 总体功能完全保持正常状态。

新手需避坑: 切勿把方案B运用到时钟线上。我曾目睹有人采用0.2mm间距来走100MHz时钟, 最终因串扰致使相邻数据线出现误码情况。其报错现象是: 于逻辑分析仪进行抓包之举时发现时钟抖动超出周期5%。核心原因在于: 间距过小, 容性耦合将时钟边沿给拉了。处理步骤如下, 首先查阅PCB叠层有关情况, 从而确认参考层是否完整, 接着将该时钟线两侧分别拉开0.5mm的空区域, 最终添加包地线。

步骤二 在PCB中设置间距规则并验证阻抗

开启Altium Designer, 进入Design, 接着进入Rules, 再进入Routing, 然后进入Width。创建一个全新的规则, 将其命名为“Impedance_50”, 设定最小的线宽是0.25mm, 优选的是0.3mm, 最大的为0.35mm。接着进入High Speed, 再进入Parallelism, 创建规则来限制平行的长度不超过300mm。

具有关键性质的操作: 于层堆叠管理器之中, 输入实际存在的介电常数以及铜厚, 从而使得软件协助你进行阻抗的计算。选择Target Impedance为50Ω, 软件会自动给出被推荐的线宽0.31mm。此处存在一个最优的推荐数值: 将线宽设定为0.33mm, 阻抗计算所显示的结果为50.8Ω。缘由是, 要留出制板蚀刻误差的余量, 因为板厂实际蚀刻之后, 线宽有可能会偏细0.02mm, 按照0.33mm进行设计, 这样能够保证成品依旧处于49至51Ω之间。

新手需避坑: 切莫依赖软件自动进行的阻抗计算, 其假定介质是均匀的, 并且铜厚是绝对精确的。有报错现象: 软件显示的阻抗为50Ω, 然而打样回来实际测量得到的是47Ω。核心原因在于: 软件没有考虑玻璃纤维布编织所产生的效应, 实际局部介电常数会出现波动。处置步骤如下, 于叠层设定里, 将介电常数提升0.2, 举例来说, 从4.2变更成4.4, 而后再度核算线宽, 如此这般会更加契合实际情况。

步骤三 高频完整报错一站式解决

实际存在的例子是, 有一块呈现为八层的板子, 其中DDR4的走线, 它们之间的线间距是0.2毫米, 依据理论进行计算得出的差分阻抗是100欧姆。将其送去打样做出来后, 经过信号完整性测试表明, 阻抗仅仅只有88欧姆, 并且数据线的眼图出现了塌陷的情况。

完整一站式解决流程：

首先, 运用TDR时域反射仪去寻觅问题所在之处, 实际测量发觉阻抗突变的情况出现在过孔较为密集的区域, 在该区域走线之间的间距被挤压到了0.12mm。

第二步, 撕开PCB瞧叠层, 发觉走线层下方参考层遭切割, 致使等效介质厚度不均衡。

进行第三步, 也就是终极解决方案, 将所有差分对间距统一变更为0.35mm, 且在走线两侧添加0.2mm宽的包地铜皮, 在铜皮上每隔1mm打一个接地过孔。重新打样之后, 阻抗稳定于99.5Ω, 并且眼图余量提升了40%。

新手需避坑: 切莫以为添加包地线便可解决所有问题。存在不适用场景: 当板子层数少于4层, 并且参考层不完整之际, 包地线反倒会引入寄生电容, 进而将阻抗再度拉低5至10Ω。拥有简易替代方案: 改换成共面波导结构, 于走线两侧直接铺设地铜, 间距维持在0.25mm, 如此阻抗控制更为稳定。实测四层板用此法，阻抗波动从±12%降到±5%。