过孔网格避让三步搞定 别再让PCB跑飞了

本人实际测试, 在Altium Designer 23这个环境当中进行四层板电源层铺铜的时候, 踩过了过孔穿透网格了之后就立马出现短路情况, DRC报错多得像漫天飞舞一样的坑。新手只要跟着下面这些步骤, 一个一个步骤地去操作, 是能够轻轻松松避开此类常见问题的。

第一步 设置安全间距规则

要进行这样的操作, 首先得找到 Design, 接着点进 Rules, 再进入 Electrical, 然后找到 Clearance这一项, 之后右键操作去新建一个规则, 并且把它命名为 Clearance_Via_to_Plane。按照同样的操作, 于 Where The Second Object Matches 当中, 也去选择 Advanced (Query), 接着输入 InPolygon, 随后将 Minimum Clearance 设置变为 0.3mm。这一数值, 乃是经我反复进行测试之后得出的最优推荐, 它较默认的0.2mm还要多出0.1mm, 既能够切实有效地规避因生产公差所引发的网格边缘毛刺短路情况, 又不会因宽度超出而造成铺铜面积的浪费。

刚入门的新手防范失误时, 不少人在设定完规则之后, 察觉到过孔依旧呈现绿色高亮的表示错误的情况。其最关键的缘由是, 新设定的规则在优先级别方面低于默认的涵盖全面范围的Clearance规则, 此时得在规则面板之中, 借助鼠标把新创建的规则拖拉至顶端位置。这种报错所呈现出的现象就是, DRC始终无法通过, 可凭借肉眼观察, 其间的距离显然是足够的。能够快速将问题解决的办法是: 依据优先级别进行排序之后, 重新启动一下DRC校验。

第二步 手动拉网格与避让区

首先, 于电源层借助 Place → Polygon Pour 来绘制一个呈现矩形形状的铺铜, 接着, 在 Properties 面板之内将网格类型选定为 Solid。然后紧接着按下 Shift+S进行单层显示, 通过Place → Track沿着过孔较为密集的区域绘制出隔离带, 其宽度建议设定为数值同为1mm, 等待隔离带完全绘制完成之后, 选中全部的隔离带线段, 再按下T → V → G迅速生成一个Keepout层剪切片。这一操作的关键核心逻辑则为: 机器会自行进行避让, 其目的在于防止在复杂网格里出现碎铜的情况, 然而人工去绘制隔离带以后, 才发现反而能够让信号回路变得更加具有控制性。

新手需避坑, 常见报错是, 铺铜时弹出提示“Copper area not connected to net”, 而后整个电源层化成死铜。核心缘由为, 隔离带将过孔区域全封闭成了孤岛。解决办法是, 每隔约10mm的距离在隔离带上开一个宽度为0.5mm的缺口, 以使铜皮维持连通性。注意, 缺口切勿开在关键信号过孔的正下方。

第三步 验证与修整

执行 Tools 菜单下的 Design Rule Check 操作, 勾勾电气规则, 再勾勾间距规则, 之后点击 Run DRC 按钮。观察报错列表情况, 只要是提示“Clearance Constraint Violation”的地方, 大概多数都是网格边缘跟过孔的距离过于接近了。于此时, 将 Place 点开, 进而找到 Keepout, 再从中选取 Keepout Region, 在那报错过孔的周边, 绘制出一个半径为 0.5mm 的圆形禁区, 之后重新进行铺铜操作, 如此便可解决问题。

在此处将两种方案予以对比, 其一为手动添加Keepout区域, 其二是直接把全局Clearance规则拉大至0.5mm。方案一相对更加契合电源层过孔较为密集的板子, 能够保住大部分的铺铜面积。方案二则适用于信号层, 其操作较为简单然而会把铜皮切割得极其细碎。我通常于电源层采用方案一, 在信号层采用方案二。

要注意啦, 新手得避开这个坑, 有一个出现频率很高的完整报错情况存在, 就是在铺铜完成以后, 过孔管脚直接就变成绿色了, 发出了“Short – Circuit Constraint”这样的报错。完备的解决流程是: 首先, 双击过孔以此检查Net属性是不是跟铺铜网络相一致；其次, 开启Design → Rules → Manufacturing → Hole Size将过孔孔径上限设定为0.6mm；最后, 手动于规则当中增添一条InPolygon与IsVia的短路豁免设置。三步走完，所有绿色报错消失。

这个方法对高频射频板不适用，原因在于人工Keepout区域会致使参考平面连续性遭受破坏, 还会对阻抗控制产生影响。有着替代方案, 其一为运用Allegro的Dynamic Copper并配合Anti-Pad参数来实现自动避让, 其二是直接换成全实心铺铜并加上采用独立过孔隔离焊盘。