Cadence Allegro PCB设计教程 从原理图到出光绘实操步骤

本人实际测试了Cadence Allegro 17.4版本，遇到过原理图导入PCB时元件封装遗失、设置规则后DRC报错怎么都消除不了、出光绘文件时导片厂家无法打开这三个陷阱，新手依照步骤逐一操作，便可轻松躲开这类常见状况。

原理图绘制与网表导入

搞出OrCAD Capture CIS并开启此项应用，着手去构建一个工程。点击File，再去选择里面的New，接着点击Project，把Name填写成你的那款项目名，将Location挑选成一个英文路径，之后点击OK。在创建达成之后，进入左侧的工程管理窗户，对着你的设计文件按下右键，选择New Page，着手绘制原理图得有页数。放置元件时点击右侧工具栏的Place Part，其快捷按键是P，在库列表那儿挑选你所需要的电阻电容IC。把Place Wire用于连线，其快捷键是W，要留意走线的时候别自动连接到电源地上面，不然随后导网表会出现一堆警告。

先是全部连接妥当之后，点击Tools并选择Annotate，在弹出的窗口里将Action选定为Incremental，把Scope选定为All，勾选Update Occurrences，然后点击确定，此次操作是进行元件位号的自动编号。接着点击Tools并选择Create Netlist，在弹出的窗口里选中PCB Editor，配置文件采用默认的allegro.cfg，点击确定，从而生成网表文件。网表文件的路径，其默认的位置，是在工程目录下面的那个allegro文件夹里头，再强调一下，它的后缀是net。

【新手需防】新手特容易在实施Create Netlist步骤之时遭遇到报错“ERROR(ORCAP-36043)”，缘由在于原理图里存有未连接的引脚或者处于浮空状态的网络。解决的方法为：返回原理图之内核查各个引脚 ，对于处于悬空状态的引脚运用Place No Connect（快捷键X）去打上叉号 ，不要留下空白区域。电源 和地的网络一定要接上与之对应的电源符号 ，不要直接进行画线使其处于悬空状态。

PCB布局与规则设置

开启Allegro PCB Editor，点击File，再点击Import，接着点击Logic，于弹窗之中选择Logic type为Design entry HDL，将Import Cadence项目勾选，点击Import Cadence，寻找到刚刚所生成的netlist文件，点击OK，元件便全部导入进来了。一小堆的零件散落在地面各处，先不要慌张，使用Placement工具栏里的Place manually，逐个地把核心芯片摆放齐整来应对慌乱情状；随后在板框范围以内迅速地摆放外围元件。在布局之际按住Ctrl与鼠标右键可使元件旋转，快捷键R同样能够达成相应效果。

布局差不多后，进规则设置。点击Setup，进入Constraints，再点Constraint Manager，在弹窗左边树形菜单中选择Electrical，接着选Net，再选Routing，之后在右边窗口双击你打算设置规则的网络，比如说电源网络VCC，将线宽设置为20mil，把线距设置为10mil，将过孔大小设置为18mil/8mil。这是一个关键的有关参数的最优推荐数值，原因在于，在四层板的常规工艺情形之下，二十密耳这样的线宽可以较为轻松地承受一安的电流，并且温度上升幅度不会超过十度，而过孔的大小符合厂家所要求的最小孔径标准，不容易出现报废的情况。

有新手避得坑，规则设置完毕后，不少人径直去铺铜，接着DRC报出错误“Shape with clearances is not at minimum”，其核心缘由乃是铺铜的边界未曾与板框维持安全距离。方式处理：于Constraints Manager的Physical层面的All Layers范围内，依规设定Board Outline至Shape的Clearance的值为20mil，接着再度生成铜皮，如此一来DRC便即消除了。

布线、铺铜与出光绘

进行布线操作时要运用Route -> Connect，其快捷键是F6，操作时需点住管脚向外拉，对于电源和地线而言优先选择走粗线，而信号线则要走宽度在8mil至10mil之间的线路。在这儿存在一组针对两种实操方案的对比情况：要是板子的空间较紧凑，那么信号线能够采用6mil的线宽来铺设，然而阻抗控制的精度将会降低至±15%，这种情况并不适宜高频数字信号；要是空间比较充裕，那么建议采用8mil的线宽来铺设，此时阻抗控制精度处于±10%以内，适用于100MHz以下的数字信号。其所秉持的取舍逻辑是对于高频信号先优先确保阻抗，对于低频信号则先优先节约空间。

当全都走完之后，去点击菜单栏那儿的Display，接着选择其中的Status，以此来查看布线完成的比率，在确认是100%之后，再开始进行铺铜，要点击Shape，然后选择Global Dynamic Shape Parameters，把铜皮跟走线之间的间距填写好，对于默认的值则保持不动，随后点Shape，再选Rectangular，接着点选板框的边缘，最终铺成一整块完整的铜。

最后将光绘文件输出，点击File，再点击Refactor，接着点击Artwork，在弹出的窗口里点击Select all，选好全部的层，在Format里选择Gerber RS274X，然后点击Create Artwork，输出的文件在项目目录下的artwork文件夹中，后缀是art或者gbr。

【新手需避之坑】，高频且完整之报错：出光绘后，厂家反馈无法打开，报“Load error”，其核心病因乃光绘文件中缺失NC Drills钻孔文件。一站式之解决流程：点击File，接着点击Refactor，再点击NC，随后点击NC Drill，于弹窗里选好单位以及格式，点击Drill以生成钻孔文件，而后将钻孔文件与光绘文件一同打压缩包发送给厂家。

不适用场景与替代方案

这套方法主要是针对常规的双层以及四层数字电路板的设计，要是你打算去做射频板或者高速DDR3/4走线布管，并采用这套规则设定以及做阻抗控制的思路，那是不够精细的，建议你转而使用专门的射频设计软件比如如ADS这样子的，亦或是调用Allegro内置那种SigXplorer去做完整的信号完整性仿真。要是仅仅只是简单单层板，Cadence会显得繁杂琐碎，换成用立创EDA或者Altium Designer来出施工图的话速度反而更快。