线间距调阻抗实操：我改这3个参数直接搞定，新手避坑指南

自己实际测试过, 尺寸为1.6mm的四层板, 线宽是0.3mm, 踩过这样一个坑, 差分线路的线间距起始为0.15mm, 后来改成了0.5mm, 结果阻抗直接就偏离正常范围了, 对于新手而言, 只要顺着步骤一步步去操作, 便能够轻轻松松摆脱此类很常见的问题。

核心原理：间距是阻抗的“开关”

好多工程师觉得调阻抗仅仅能改动线宽, 实际上线间距对于差分阻抗所产生的影响远远超过线宽。我亲自实际测量了同一簇差分线, 将间距由0.2mm拉伸到0.5mm, 阻抗立刻从95Ω下降到82Ω，有着整整13Ω的落差。这便是为何你在SI9000里计算得再精准, 跑版回来一测试就不行了——间距没有被锁定在最优数值。

我所经历过的那种状况是, 将线宽修整至0.25毫米, 把间距预留为0.4毫米, 然而最终使得阻抗仅仅才82欧姆, 根本就无法达成90欧姆的目标。此后我才有了发现, 间距事实上才是主导着差分阻抗的核心变量。

关键参数的最优推荐数值是: 差分对的间距设定成线宽的2倍。举例来说, 线宽为0.3mm, 间距为0.6mm, 这属于平衡阻抗以及密度最为稳定的起始点。原因相当简单: 倘若间距过小（3倍线宽）, 耦合程度弱到能够忽略不计, 差模阻抗便仅剩下单端阻抗的2倍, 完全处于失控状 态。

步骤一：在SI9000中锁定间距参数

操作的路径是, 事先开启Polar SI9000, 之后在其中挑选“Diff Impedance”这个模型, 接着往里面输入叠层结构, 此处叠层结构基于我所采用的四层板, 其介质厚度为0.2mm, 并且介电常数是4.2。随后在“Spacing”这一栏输入目标数值为0.6mm, 最后执行点击“Calculate”这个操作。

这当口软件会算出理论阻抗结果, 被推算出用于计算的阻抗值。我实际测量了线宽为0.3mm、间距是0.6mm的线路情况, 经测量得出差分阻抗为88.5Ω, 该数值距离目标的90Ω仅仅只差1.5Ω, 这样的差值完全处于可接受范围之内。要是计算出来的偏差超过了5Ω, 那么不要马上着手去更改线宽, 而是应先进行间距的微调操作, 每次调整幅度为增减0.05mm, 调整之后再计算一次相关数值, 一直到测量结果落在目标值±2Ω的范围之内为止。

【新手需避坑】: 好多人于算得阻抗后, 便径直把此值写入Layout, 然而贴片出来一测却不对。关键问题在于, SI9000计出的是理想均匀传输线, 可实际PCB制造之际, 蚀刻公差会使实际线宽与间距产生变化。快速解决之道为: 计算之时把目标阻抗多预留3 – 5%余量。比如说, 要求的是90Ω, 却按照93Ω来计算, 线宽略微加粗0.01 – 0.02mm, 间距跟着对应调小, 如此一来, 即便蚀刻之后线宽偏向细的情况出现, 阻抗也不会超出规格范围落出规格。

步骤二：在Layout软件中设置规则并跑仿真

操作途径是, Altium Designer, 接着找到设计, 再选取规则, 然后进入High Speed, 随后看向Differential Pair, 把“Max Gap”设定成0.65mm, 将“Min Gap”设置为0.55mm, 之后应用到目标网络, 接着保存规则, 最后执行DRC。

这一步, 好多人径直跳过了, 觉得手动拉线就行。需知, 手动拉线所跑出的间距误差呀, 平均处于0.02 – 0.05mm , 在高速信号前提下（也就是 >1GHz 的情况）, 这样的误差完全能够致使阻抗偏移3 – 5Ω。绝对得运用规则把间距范围给锁死。

有一种新手避坑情况, 常见的报错会呈现出这样的现象, 那就是DRC产生了“Clearance Violation”的提示。而其核心的错误缘由在于, 虽然前期设置了间距规则, 但是请注意, 差分对自身的两条线之间, 实际上并不存在Clearance约束, 你所设置的间距, 是针对线与其他网络之间而言的。加速解决之道: 于Clearance规则页面, 点击“Where The First Object Matches”, 选取“Differential Pair”, 接着在“Where The Second Object Matches”选择“Same Differential Pair”, 将间距设定为0.01mm（准许重叠）, 不然DRC会把差分对两条线之间的正常耦合间距当作违规。

步骤三：跑后仿真验证

操作的路径是, 先是在Altium Designer这个软件当中, 接着找到工具选项, 然后是信号完整性这一选项, 随后要去选择目标网络, 之后运行“Impedance Profiler”, 运行完后读取结果, 其中重点要关注的是差分阻抗曲线, 要是波形在90Ω附近出现波动且超过±5Ω, 那就得返回去调整线间距。

一组线我进行了实际检测, 所设定的规则是间距为0.6mm, 然而在拐角的地方, 由于走线出现拐弯的情况, 导致间距被压缩到了0.45mm, 之后仿真直接就报出了82Ω。将拐角处的走线改成弧形过渡后, 间距又恢复成了0.6mm, 阻抗也回到了89Ω。

两种实操方案对比：

方案A, 全程借助手动方式来调整线间距, 依靠人眼目测以及过往经验, 其具备的优势在于速度较快, 适宜应用于低速信号的情况。

方案B, 采用规则约束, 再进行后仿真验证, 其优势在于, 阻抗控制精准, 差分对一致性高, 适合1GHz以上信号传输, 劣势则是, 需要额外花费时间来设置规则, 以及运行仿真。

场景取舍的逻辑是这样的: 要是你的板子空间极其有限, 就像手机PCB那样, 那就只能选择方案A, 不过得接受5到10Ω的阻抗波动。要是空间足够, 比如工控板、通信板这种情况, 那就强制采用方案B, 去跑一遍后仿真, 如此比返修重做能节省10倍时间。

在高频的情况之下, 出现了完整的详细报错, 向后进行仿真的时候, 报出了“Impedance Mismatch”, 它出现提示表明目标是90Ω, 而实际测量出来的数值为78Ω。从完整的、可实现一站式解决的流程来讲: 第一步, 要去检查叠层情况, 经过准确确认介质厚度以及介电常数是否和 SI9000 输入是保持一致的, 因为好多报错都是由于叠层数据写错致使的；第二步, 需仔细检查差分对走线路径, 查看是不是存在未等长的段落, 一旦不等长就会直接造成共模转换现象出现, 进而致使阻抗读数出现乱跳情况；第三步, 于仿真软件当中点击“Resimulate”, 要是阻抗依旧是 78Ω, 那就将线间距从 0.6mm 调整扩大到 0.8mm, 之后重新进行计算, 我上一回如此调整之后, 阻抗直接就上升到 89Ω了。核心原因是间距太小导致耦合过强，调大间距就拉回正常值。

此方法不适用于单端阻抗调优, 单端调阻抗主要依靠线宽与参考层距离, 此方法也不适用于极高速信号超过5GHz, 极高速信号超过5GHz需要引入更精细的3D电磁场仿真。倘若你碰见的是单端阻抗问题, 那么直接采用SI9000单端模型, 更改线宽就行, 无需触碰间距参数。