本人实际测试了Cadence 17.4 版本,踩过那种在进行反标之后标题栏位会显示成问号“???”进而会致使内容丢失的坑,新手只要依照步骤一步步去施行操作,便能够轻松地避开这般……
本人实际测试了Cadence 17.4 版本,踩过那种在进行反标之后标题栏位会显示成问号“???”进而会致使内容丢失的坑,新手只要依照步骤一步步去施行操作,便能够轻松地避开这般常见的问题。
网表反标时标题风格怎么设置
将Cadence软件开启,使之进入到PCB Editor设计界面那儿。于顶部的菜单栏里找寻Setup,往下拉动并从中挑选User Preferences。于弹出窗口的左侧路径那儿,点击 Design_paths,进而确认右侧 Logic 选项卡之下的 Netlist 路径,使其指向正确的原理图网表文件。这堪称是保障数据关联确切无误的那至关重要的参数里的最佳推荐数值。要推举一番,把路径设定成当下设计文件夹的绝对通路方位,可不是那相较而言的路径。如此这般一来,能够规避因工作目录出现变动进而引发的反标失败状况。
【新手避坑】
现象为常见报错,执行反标之后,标题栏之中的“Title”信息显示成乱码或者空白,“Revision”信息显示成乱码或者空白。
致使出错的核心缘由在于,原理图即那一.dsn 文件,跟 PCB 也就是那个.brd 文件,它们里头标题属性展现出不相符的定义情况,或者是出于网表路径出现差错,进而使得信息没办法实现传递。
迅速的解决办法是,回到原理图设计工具Capture那里,查看Design Properties里TitleBlock的各个项目内容是不是已经填写完备且保存好了,然后再次生成网表。
OrCAD反标到Allegro标题不显示怎么办
随后,点击标有 More… 的按钮,借此进入详细的设置页面,于此页面中寻找到与 Title Block 关联的选项,务必保证 Update Title Block 这个复选框处于被勾选的状态。有两种实操方案进行对比,这两种方案与第一步只更新位号的方案不同:一种是选择“Update all”,选择它会同步所有属性,这里的所有属性包括标题;另一种是选择“Update symbols only”,选择它仅会更新元件位号;当处于需要完整同步设计信息的情况时,必须选择前者。
【新手避坑】
常见的报错情形呈现为,在执行Assign RefDes之后,软件出现提示,显示“Backannotation completed successfully”,然而,PCB那里的标题信息却仍旧没有得到更新。
出错的核心原因在于,原理图端没有启用以及没有正确配置标题块也就是Title Block的输出选项,进而致使网表文件里头从根本上就不包含标题方面的信息。
迅速解决之道为,于OrCAD Capture里,前往Options,再进入Design Template,接着进入Title Block,去确定所有字段,像Title、Size、Revision等均已填好,并且在生成网表之际勾选相关输出属性。
网表反标后如何修改标题格式
在反标达成成功状态之后,要是存在需要对标题字体以及位置予以调整的情况,那就必须于Allegro当中来开展此项操作,点击菜单那里的Add -> Text,于右侧控制面板处挑选Text标签页,把Text block设定成适宜的字号水平(像是3号字这般的情况)。于绘图区域之内,点击标题文本(像“TITLE: MyDesign”这般状况)籍以展开编辑,或者径直拖动从而对位置予以调整。要是打算对标题内涵本身加以修改,那么就必定得回转至步骤一这儿,去修改原理图的Title Block接着再度进行反标。这属于一种高频完整报错以及完整一站式解决流程:要是直接于PCB里实施删除并且重写标题,下一回进行反标之际又会被原理图信息予以覆盖,造成修改不产生效力。正确流程始终是“原理图修改 -> 更新网表 -> PCB反标”句号。
【新手避坑】
经常出现的报错状况是,于PCB里手动改动了标题文字,然而再次进行反标操作时,所修改的内容被原理图的原本内容覆盖了。
核心出错的缘由在于:存在理解方面的偏差,反标、也就是Back Annotation,它属于一个从原理图向着PCB进行的单向同步进程,在PCB里面,那些由原理图驱动的属性、像Title这样的,是不应该被手动去进行覆盖的。
快速解决之道为:依照源头修改准则,所有设计信息的权威源头应当是原理图。任何针对标题内容的长期性变更 ,都必须在Capture当中予以完成。
基于Cadence标准设计流程的本方法,其适用于这样的场景,即使用OrCAD Capture与Allegro PCB Editor来进行协同设计。而对于不采用Capture – Allegro原生链路的情况,或者是使用第三方网表(诸如AD导出的Tel格式之类)的情形,标题同步或许会失效。此刻能够思索简易替换办法:于PCB里构建和原理图标题没有关联的静态文本块,或者借助脚本工具在每一回导入网表此后剖析并写入特定文本信息,然而这会丧失设计与文档的自动关联性。
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