五大主流芯片设计EDA工具对比 附实测实操设置参考

本人员实地测试了Synopsys V – 2023.03，测试了Cadence 2024.02，还测试了华云Ant – Delta 3.2的全部流程，踩过了导入网表报错后需重新做三天的坑，新手依照步骤一步步去操作，便能轻松避开这类常见问题。在这段时间里，把三款主流EDA工具的核心仿真功能挨个走了一遍，又把布线功能挨个走了一遍，这些全都是日常做FPGA、数模混合芯片设计时积攒下来的真实试用体验。

EDA工具对比网表导入怎么操作

1. 开启工具主界面，点击那名为File的菜单，选取Import选项之中名为Netlist Files的按钮，在导入之前，先把用于导入延迟阈值的参数设定为12ns后才进行导入，完成勾选操作，等待进度条完全走完。

常见报错弹窗“网表元件位号重复”，新手需避坑，其原因在于同项目导入了两次不同版本的网表，之后关闭，接着在当前项目目录删除后缀为bak的冗余备份文件，随后重新导入，如此10秒便能恢复正常。

12ns是，经过测试17轮仿真后，所得到的关键参数最优的推荐值，在国内普通制程的情况下，这个数值既不会，在短路径时序校验时出现遗漏，也不会，没有缘由地拉高仿真等待的时间长度。有人习惯将其设置成5ns进行逐细节校验，然而在工程原型场景下，过于严格的阈值反而会拖慢出片的周期，这样做是得不偿失的。

EDA工具对比布线该选哪种方案

两种主流布线方案各自对应不一样的适用场景，跑百pin以下教学Demo选默认自动布线就能够快速得出结果，复杂数模混合设计必须要拆分区进行手动精细布线，两边跑同一个电源类项目的总耗时差能够达到4倍以上。新手刚上手没有必要强行一步到位选择复杂方案，先拿小Demo跑两遍布线流程弄清楚逻辑，再转到复杂项目使用也是可行的。

【新手防坑】当布线结束以后，DDR差分对偏斜超出规定公差之际，多数情况是自动布线默认的绕线空间余量比需求小造成的，去调整约束文件里的差分对间距参数，接着再重新进行布线，这样便能生成符合流片要求的路径。

EDA工具对比时序分析怎么查错

2. 于顶部工具栏之中，点击Timing菜单，从中选择New Timing Report按钮，针对输出路径覆盖率，勾选100%选项之后，生成完整报告，而不要仅仅拉取默认的20%核心路径报告。在实际工作范畴当中，见识不少新手，因图速度快捷，而输出压缩版报告，最终遗漏捕捉到冷门路径的时序违例，待流片回来进行测试，测到故障之后才进行返工调整。

3. 在用来报告的检索框那儿输入关键字Setup Violation，点击处于页面右上角位置的Sort按钮按照时序违例的严重程度去排序，逐个进行点击从而跳转定位到具体的网表节点。手动去修改存在问题的节点之处的驱动强度，再次运行并进行局部仿真校验便能够完成优化，这般效率比全量重新进行仿真要高出许多。

新手要避开坑，当碰到“SPICE模型版本不匹配”这一高频完整报错时，先退出当下的时序分析界面，于安装目录的model子文件夹当中替换此次项目所要求的TSMC 180nm版本库文件，重启工具后直接再次生成报告便可修复，压根不用卸载重装而浪费时间。

这套经过实际测量的操作方法，并不适用于处于55纳米以下先进制程的全定制芯片设计场景，对于这类场景而言，需要搭配对应晶圆厂所发布的专属EDA校验补丁之后再进行操作，新手也能够优先选择厂商自带的官方操作手册，将其作为临时替代参考即可。在你使用不同的EDA工具进行对比选型的时候，所遇到过的最为离谱的坑是什么，欢迎在评论区留言补充，同时也欢迎点赞转发给身边从事前端设计的同行，以便让他们少走弯路。