高速信号完整性实测：HyperLynx三步搞定DDR4反射

经本人实际测试HyperLynx VX.2.7，曾踩过因DDR4地址线反射致使眼图完全闭合的坑，新手如若跟着步骤一步步去进行操作，便能够轻松地避开这类常见问题。下面直接进入实操。

高速PCB叠层怎么设

第1步：开启HyperLynx的Stackup Editor，菜单路径是“Setup -> Stackup”，将L1信号层至L2参考层的介质厚度设定为4mil，介电常数为4.2，关键参数阻抗推荐值是50Ω±5% ，原因在于：DDR4数据线要求单端50Ω，偏离超出5%会引发反射并使得眼图垂直开口降低。

【新手防错】 常见出现报错“Impedance mismatch over 10%”，这般的缘由在于你并未勾选“Enable automatic impedance calculation”，又或者是铜厚被填成1oz然而却没有去更改阻焊参数。解决的方法是：于Material Library里头将铜的电阻率改成为1.68e-8 Ω·m，接着再重新点击“Calculate”。

信号反射怎么消除

第2步：把串联端接电阻添加至DDR4地址线。操作路径是“Assign Models -> Select net -> Add Series Termination”，对所有地址线网络进行选中，通过右键执行“Edit Net Parameters”，将电阻值设定成22Ω，其位置要靠近驱动端（也就是CPU那一侧）。通过对比这两种方案，22Ω的情况是匹配中速信号，该中速信号范围为800 – 1600Mbps，而33Ω的情况是适合更高速的信号，不过这样做会压低幅度，对于中低速而言要选择22Ω，对于高速则要选择33Ω并搭配弱驱动，并且得依据你的速率来进行取舍。

【新手需防入坑】，增添电阻之后，眼图反倒更加糟糕，出现报错“Undefined driver type”。缘由在于，IBIS模型里驱动端的C_comp参数未曾进行调整，致使负载电容变为原来两倍。解决办法为：前往IBIS文件里，将[Model]下的C_comp从2pF修改成0.8pF，再度加载模型。

眼图模板怎么调

第3步：开展眼图仿真运行，菜单选择“Simulate -> Eye Diagram”，将bit rate设定为1600Mbps，上升/下降时间选取50ps，随机码长为2^7 – 1，点击“Run”要是出现报错“No waveform data”，先前往“Oscilloscope”窗口勾选全部地址和数据线。你忘了设参考时钟，所以出现高频完整报错“Eye opens zero width”，一站式解决办法是，先进入Tools -> Clock Recovery，然后手动键入时钟周期625ps，接着勾选“Use recovered clock as trigger”，这样便可解决。

以下是新手需要避开的坑，将眼图模板设定为DDR4标准规范，也就是UI的40%处电压为正负150mV，然而实际的板子却无法通过。其原因在于板级损耗没有计算，要去“Channel -> Add S-parameter”里面调入1dB损耗的过孔模型，之后再跑一遍就能够通过了。

针对2层或4层板、速率1.6Gbps以下的DDR4点对点拓扑，上述方法是主要适用的。若你用的是6层以上、速率超过2.4Gbps或者Fly-by拓扑，那需要先做全通道S参数提取，之后再重复第二步。有简易替代方案：直接将频率降低到1.2Gbps，还要删除所有端接电阻，用示波器实际测量眼图，接着再微调驱动强度。觉得它实用吗？点个赞并分享给一同调试板子的兄弟。你在调试DDR4的时候，碰到过“眼图突然消失”这种奇怪的事情吗？在评论区交流一下。