我亲自进行了Cadence Innovus 22.1的实测，遭遇了库文件胡乱指向、脚本运行到一半就卡死的情况，对于新手来说，只要依照步骤逐次操作，便能够轻易躲开这类常见的问题。 ……
我亲自进行了Cadence Innovus 22.1的实测，遭遇了库文件胡乱指向、脚本运行到一半就卡死的情况，对于新手来说，只要依照步骤逐次操作，便能够轻易躲开这类常见的问题。
怎么正确配置工艺库文件
启动Innovus，最先要做的是将工艺库路径设置好。于软件菜单栏里面点击Tools，接着点击Technology File，再点击Load，在弹出的那个专门用于操作选择的窗口当中寻找到你的.tf文件。
有着这样一种情况，新手朋友们需要避开其中出现的坑，那就是，不少人在这一特定的步骤进行操作的时候，会报出“LEF missing layer”这样的错误。而导致出现此次错误的最为根本的缘由在于，tech lef以及cell lef它们两者的顺序发生了颠倒的情形。解决方案极为简易：务必将处于最底层的technology LEF放置于首个进行加载的位置，接着便是antenna LEF，而等到最后的时候，则应是各个单元的cell LEF，一旦顺序出现差错，那就全部删除后重新再来。
怎么设置电源地网络
新手要避开的坑是，加Ring时出现报“no valid layer”错误的情况，这是由于你所选择的金属层，在当前工艺库里不存在，或者是没有布线许可导致的。必须得提前打开Layer Usage Map，去确认哪些层是可用的电源层。还有一个坑呢，就是在加了Ring之后，去进行电源分析时，发现IR Drop过大，其原因在于所给的宽度太小了，2.0微米可是0.11um工艺的最优推荐值呀，它能够兼顾绕线资源以及压降，要是太细的话，那后边跑时序的时候就全都是违例了。
怎么跑通标准单元摆放
在完成Floorplan这项操作之后，去点击Place这个选项，然后再点击Place Design这个选项。在点击OK以前，一定要确认Place Optimization当中的Congestion Driven选项是处于勾选状态的，如此这般能够预先避开后续绕线短路所存在的风险。
【新手需留意】放置完标准单元之后，察觉到大量单元彼此紧挨着，面积利用率竟然高猛地达到90%以上。这明显属于典型的Placement Density失去控制的情况。有两种实际操作方案拿来做比较：方案A乃是手动地把利用率降低至0.65，这样面积是大了可绕线比较容易；方案B则是维持在0.7，开启Partial Placement Blockage的状态下，在大模块的上方添加阻塞。项目周期紧凑的情况下，选择A会显得更为稳妥，假如追求极致化面积，那么可以选择B，然而其具有较高风险，对于新手而言，建议毫无考虑地挑选A。
怎么解决绕线后短路问题
环绕线路进行跑动之前，务必要检查线路布置的规则。于 Route -> Route Design 里面，必须要将 Enable Via Opt 选择为 Single Cut，千万不要贪图数量多。当跑完Route之后要是看到Short 的话，那就去点Verify，从而进入Verify Connectivity，此时软件会将出错位置进行高亮显示。
有着作为新来者而需要避开麻烦与困难这个意思，当碰到那种出现频率高的报错，也就是“Short between VDD and VSS”的时候，不要慌张。全面完整的解决流程如下：首先第一步，要将出现错误的坐标给记录下来，于Edit之中切换到Delete模式，手动去挖掉那两圈线；接着第二步，运用ECO Route框选已经挖掉的区域，单独进行重新绕线，不要进行全局的重新跑线，否则会导致越绕越混乱；然后第三步，运行一遍Edit -> Verify -> Connectivity，确认不存在短路情况之后再进行保存。注意，这个存在短路情况的坑，大多数是由于PG stripe间距被设置得过于狭窄而造成的，在上一轮的时候将间距从1.0修改为1.5，基本上就能够将其根治。
该方法主要适用于基于0.13um及以上成熟工艺的Innovus数字后端flow。倘若你正从事7nm以下FinFET工艺相关工作，或者所使用的是开源工具OpenLANE，那么这套参数以及菜单路径便不再适用，建议直接参照官方给出的ref flow脚本，并从配置命令着手。当你在运行Placement阶段时，是否遭遇过利用率无论如何都无法降低的情形呢？欢迎评论区聊聊具体用的是哪套工艺库。
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