高速数字电路设计里，差分信号跟单端信号的对等长布线，是确保信号完整性的核心办法。简单来讲，差分对等长是为了保证差分信号在接收端的相位一致。进而获取纯净的差模信……
高速数字电路设计里，差分信号跟单端信号的对等长布线，是确保信号完整性的核心办法。简单来讲，差分对等长是为了保证差分信号在接收端的相位一致。进而获取纯净的差模信号并抑制共模噪声。单端信号线等长，通常是为了匹配组内各信号的传播延迟。防止时序混乱。理解且执行好等长规则，是PCB设计从“连通”迈向“可靠”的关键一步。
差分对内为什么要严格等长
用于差分信号传输的是两根线上幅度相等且极性相反的信号，接收端凭借检测两信号的差值来还原信息。要是P线和N线两根线的长度不一样，信号抵达接收端时便会产生相位差，这使得差模信号幅度降低，与此同时一部分差模信号会转变为共模噪声。共模噪声不但会让电磁干扰加剧，还可能因接收端的共模抑制比不好而被引入系统。所以，对差分对内进行等长控制，一般要求把误差控制在几个密尔以内，目的是将相位差控制在能够接受的范围里。
等长误差多少才算合格
不少工程师会问，等长究竟得达到几 mil 才堪称完美呢？事实上不存在一个绝对的数值，它是由信号的上升时间（Tr）以及传输速度所决定的。工程里常用的经验法则是：允许存在的长度误差应当小于信号在上升时间所对应的空间距离的 10% 至 20%。举例来说，对于上升时间为 100ps 的高速信号，其于 FR4 板材中的传输速度大约是 6 in/ns，那么允许的误差大概仅在 10 – 20 mil 左右。而对于低速并行总线，要求则会宽松许多。所以，进行设计之际，应当参照芯片数据手册所提出的具体要求，而并非不加思考地一味追求极致。
绕等长时如何避免引入新干扰
为达成等长目的，我们时常得于较短的信号线上开展“蛇形绕线”操作。然而要是绕线方式不妥当的话，反倒会让事情变得更糟。在进行绕线时，应当尽可能采用紧凑的波浪形状或者“U”形的走线方式，防止出现过大的耦合间距。绕线段的间距起码应当大于或者等于3倍的线宽，以此来减小线段之间的互感耦合。另外，要尽可能避开在差分对的其他部位或者过孔周边进行绕线而是把绕线区域集中于允许的空间范围之内，从而维持整个链路的阻抗连续性。
并行总线等长与分组的重要性
对于并行数据总线，像DDR内存的DQ和DQS信号，等长要求是为确保数据与选通信号同时抵达接收端。这一般要以DQS为基准，对组内全部DQ信号开展等长匹配。要留意的是，不同组比如不同字节通道之间的等长要求常常比组内宽松。故而，布线前必须认真阅览芯片的布局指南，厘清哪些信号属于同一组，且严格依照分组等长的原则，如此才能保证数据在锁存窗口内被稳定捕获。
于实际项目里，你所碰到的最为棘手的信号等长状况是啥？欢迎于评论区去分享你的经历，一块儿探讨解决办法。要是觉着本文对你存有帮助，可别忘了点赞并且分享给更多的同行！
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