在半导体设计这个范畴内，Cadence属于一套绝对不能缺少的工具链，它覆盖了从芯片架构进行规划、电路开展设计、仿真予以验证直至物理达成实现的一整个完整流程。把控住Cad……
在半导体设计这个范畴内，Cadence属于一套绝对不能缺少的工具链，它覆盖了从芯片架构进行规划、电路开展设计、仿真予以验证直至物理达成实现的一整个完整流程。把控住Cadence就表明你能够更加有效率地把想法转变为实际的硅片，去应对如今复杂芯片的设计方面的挑战。
Cadence工具如何提升设计效率
Cadence借助高度集成的平台，将工具间的数据转换瓶颈予以消除。拿Virtuoso和Innovus来说，前者对模拟电路以及定制化数字单元设计予以负责，后者专门致力于数字芯片的自动布局布线。这两者共同分享数据库，以此保证前后端设计的一致性，防止因格式转换而致使的时间浪费以及潜在错误的出现。
工具所具备的内建自动化功能，极大程度地削减了重复性劳动，举例而言，于模拟电路设计范畴内，你能够凭借SKILL语言去编写脚本，进而批量地对器件参数予以修改，或者生成复杂的版图结构，在数字流程当中，工具能够自动开展时钟树综合、功耗优化以及设计规则检查等操作，从而把工程师从繁杂琐碎的细节里解放出来，使得其能够专心致力于架构以及关键路径的优化工作。
学习Cadence需要什么基础
要学习Cadence，首先得拥有扎实的半导体理论知识，这涵盖了MOS管的工作原理，还有数字电路的基础，以及CMOS制造工艺的概览。要是对反相器的瞬态特性不清楚，或者对setup/hold时间的概念不了解，直接去操作仿真工具，就会很难理解结果，很难设置正确的约束。
要熟悉硬件描述语言，还要熟悉脚本语言。Verilog HDL是数字设计输入、仿真测试的基础所在。除此之外，知晓Tcl/Tk脚本，对有效驱动Innovus、Genus等数字实现工具来讲，是非常关键的。而SKILL语言能够助力你在Virtuoso环境里达成定制化操作，进而提升个人工作效率。
Cadence如何支持先进工艺节点
处于7纳米以及比7纳米更先进的工艺节点范围之内，物理效应变得超乎一般的复杂。Cadence工具借助内嵌的精密模型去应对这些具有挑战性的情况。比如说，它的电磁场求解器能够精准地提取超细互连线的寄生参数，然而传统的经验公式在这个尺度上已经彻底失效了。
对于时序签核，Tempus工具采用大规模并行计算引擎，处理包含数十亿个器件的网表，同时分析多工艺角、多电压域外芯片性能并分析复杂电源网络下芯片性能。对于功耗签核，Voltus工具采用大规模并行计算引擎，依旧处理包含数十亿个器件的网表，同样分析多工艺角、多电压域以及复杂电源网络下芯片性能。这确保了在先进工艺下，芯片既能满足性能预期而又能将功耗风险控制在可接受范围内，并且还能把可靠性风险控制在可接受范围内。
当你运用Cadence开展芯片设计工作之际，所碰到的最为巨大的挑战，究竟是工具的学习所需付出的成本，还是与工艺厂PDK的配合存在的问题呢？欢迎于评论区讲述你的经验，要是觉着本文能够提供帮助，那就请点赞予以支持。
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