Cadence功能设置实操 关键参数这样调不出错

本人实际测试了Cadence 17.4版本, 踩过在原理图与PCB同步时网络表遗失的巨大陷阱, 新手依照一步步去操作, 便能够轻易躲开这类常见问题。

原理图同步PCB功能设置

这可不是随随便便填上去的数值, 而是对后续网表导出起着决定性作用的底层逻辑内容。设置完成之后, 点击OK进行保存。

【新手避坑】

不少新手于此处默认成Logical, 及至导网表进入PCB Editor时, 器件封装全都报错称“找不到对应Footprint”。究其缘由乃Logical模式下会忽视封装路径的物理映射。解决途径为: 强行改成Physical后, 重启软件接着再度导出网表。

对话框当中, PCB Editor选项卡属于核心部分, 先将Open in PCB Editor进行勾选, 接着在Netlist Files路径栏之内, 手动去指定一条全为英文的路径, 就像C:Cadence_Projectstest这样的。将Part Value这个选项打勾, 还要把PCB Footprint这个选项打勾, 在全部打勾之后, 最后去点击OK进行生成。

【新手避坑】

要是路径当中含有中文, 并且文件名出现了空格, Cadence马上就会弹出窗口报错“Error: Schematic Capture”。报错的信息不会确切地告知路径存在问题, 可实际上就是它。迅速解决的办法是: 将整个项目文件夹复制到盘符的根目录, 使用英文字母重新命名。

布线规则与信号分配优化

在PCB Editor当中, 进行点击Setup的操作, 接着选择Constraints, 随后再点击Spacing。在此处着重对Line to Line参数予以设置, 其最优的数值是8mil, 原因在于这个数值既对常规2层板的生产工艺所规定的下限予以了满足, 但又能够切实有效地避免高频信号之间会存在的串扰风险。设置后点Apply生效。

【新手避坑】

存在这样一些人, 他们为达成紧凑布局的目的, 将Line to Line压低至5mil, 然而在板厂进行打样操作时接到反馈称加工良率较低, 又有实测可见信号完整性测试出现失败情况。由此给予相关建议, 要是普通项目那就锁定在8mil, 唯有高速多层板这种情况下才会考虑做收紧处理。

然后对接下来要处理的差分信号对展开操作, 采取选择点击 Logic 的方式, 从中挑选出 Assign Differential Pair那一项操作, 再运用鼠标选中即将用于配对的两个网络, 像 USB_DP以及 USB_DN这样的, 之后再去点击 Add。重点在于相位参数Phase, 推荐选择Inverted, 如此在高速传输之际, 两线噪声将会相互抵消，相较于Parallel模式, 抗干扰能力提升显著。

【新手避坑】

倘若选择Parallel模式, 在长线缆场景当中共模噪声将会叠加, 板子打样回来之后信号眼图测试直接无法通过。其解决方案为: 将Phase改回到Inverted, 同时检查走线长度差控制在50mil之内。

高频报错与完整解决流程

所碰到的最为频繁的情况乃是DRC报错, 即Clearance Constraint Violation。完整的解决流程划分成三步, 其一, 点击Display菜单中的Color / Visibility, 将DRC Marker层经过挑选进行显示, 报错的点会转变为绿色的小圆点。第二步, 对其中一个绿色的点进行双击操作, 然后将详情窗口予以打开, 查看究竟是哪一个区域的间距处于不足的状态。第三步走, 要返回到Setup-Constraints-Spacing那里, 把与之对应的规则值减少1mil, 要么手动去推挤走线以此来放大间距, 在确认绿色的点已经消失之后进行保存。

此方法并非适用于全部报错情况, 举例而言, 像Net Topology或者Power Zone相关的DRC, 径直调节间距没有效果, 需得重新实施拓扑结构检查或加以修正电源层分割。其代用方式为: 以右键点击报错点, 选取Show Element, 瞅查看具体的约束对象, 接着依照情况去修改约束管理器里的规则条目。