PCB DRC检查老是报错 这几个坑新手最容易踩

自身实际测试了Altium Designer 23.0.1, 遭遇过DRC检查弹出几百个错误却不晓得如何去修改的那种困境, 新手依照步骤一点一点地进行操作, 便可轻易躲开这类常见的问题。

第一步 打开规则编辑器并设置间距规则

打开PCB文件, 之后, 点击顶部菜单栏那里的设计, 接着点击规则, 随后弹出PCB规则和约束编辑器。在左侧树形菜单之中展开Electrical, 然后展开Clearance, 这便是间距检查的核心所在。用鼠标右键点击Clearance, 从中挑选新建规则, 接着于新规则内将最小间距也就是Minimum Clearance设置成0.2mm。此值属于常规双层板的黄金分界线, 它不但能够确保制板良率, 还能够兼容大多数常规封装走线。

【新手避开坑洼】, 好多新手径直去改默认的规则, 却发觉顶层与底层之间并未设置间距, 致使BGA下方的过孔接连不断地疯狂报错。要采取的正确方式是: 于 Where The First Object Matches 的下拉栏之中挑选 All, 在 Where The Second Object Matches那里同样进行 All 的选择, 如此这般才能够将所有对象予以覆盖。

第二步 配置短路与未连接网络检查

接着去寻获 Un-Routed Net 规则, 当点击之后查看右侧的面板, 进而确定一下 Constraints 当中的 Net 根据说明应该呈现显示为 All 的状态。需明确注意, 这两项可是属于 DRC 报错的重灾区范畴的, 它们是会导致 DRC 报错频繁出现的关键所在。

新手要避坑, 要是你先前手动改动了某根线的网络, 像把GND标成了VCC这样, 那DRC不会报短路, 然而它会报未连接网络, 常见的报错是Un-Routed Net Constraint: Net GND has 1 broken pin, 解决的办法并不是去改规则, 而是双击飞线的那根线, 重新指定正确的网络, 这儿有标点符号。

第三步 运行修改后的在线DRC并处理报错

回到印刷电路板界面, 按下快捷键T与D, 或者点击工具, 再选择设计规则检查, 在弹出的对话框当中, 点击左下角来运行设计规则检查。在这个时候, 软件会生成一个报告面板, 该面板里面是按照错误类型进行分组的。集中重点予以关注的是, Clearance Constraint Violations 以及 Un-Routed Net Constraint 这两项内容。

新手需避坑, 报错“Clearance Constraint Violation between Track on Top Layer and Pad on Top Layer”属最常见情形, 其核心缘由在于走线过于粗, 致使与焊盘的间距不足。建议把默认线宽设定成0.25mm, 将电源线设置为0.5mm, 如此一来在多数板子上面间距需求不会产生冲突。要是仍然出现报错, 那就把报错位置的走线去除掉, 再次使用更细的线（像是0.2mm）绕开焊盘。

对着两种实操方面的方案相互地进行对照比较, 方案A, 是在布局完成这样子的情况之后, 并且走线也已经结束这个样子的情形之时, 去统一进行DRC的运行操作, 它是比较适宜在小批量试产的这种状况之下采用的, 效率方面是比较高的, 然而在排查的时候会存在麻烦之处；方案B, 是每当画完了一小部分的电路之后, 就手动地去按下T加上D来施行局部的检查, 它是比较适合应用于高密度板或者是BGA封装板这种情况的, 尽管花费的时间会比较多, 却能够精准地确定短路的点位。要是遇到的是四层板而且走线是很密集的这种状况, 那么强烈地进行推荐的是方案B。

求解一个高频完整报错的流程: 其呈现出的报错内容是 Silk To Solder Mask Sliver Constraint Violation 这一表述 , 该情况发生于阻焊层同丝印出现重叠之际。处理办法: 首先, 将报错位置的丝印选中, 接着按下 L 键以打开层管理器, 进而确认当下层次为 Top Overlay；随后, 对丝印文字进行双击操作, 在属性面板那儿于其字体高度（Height）以及字体宽度（Width）处, 分别把两个对应数值缩小成为 0.8mm 与 0.15mm, 最终, 于最底部的 Placement 当中勾选自动避让选项, 在点击确定操作之后, 便不会再次出现重叠的报错情况了。

常规双层板以及四层板适配这套流程,高密度互连（HDI）板或者射频板则不适用此流程, 原因在于这类板子对于阻抗控制有着极高要求, 间距规则是要依据不同网络组（像差分对与普通线这样）单独去设置不一样的阈值。替代办法是运用Altium的Room规则或者区域规则, 在关键射频区逐个新建间距为0.35mm的规则。