Cadence Allegro PCB设计避坑实战 跟着老工程师三步搞定DRC错误

实测Cadence Allegro 17.4版本的本人, 踩过DRC报错疯狂弹窗的坑, 踩过规则设置无效的坑, 踩过铜皮避让异常的坑, 新手跟着一步步操作, 就能轻松避开这类常见问题。

第一步 打开约束管理器并设置线宽线距

将Allegro PCB Editor打开, 把菜单栏Setup点开, 再点击其中的Constraints, 接着点击Constraint Manager 在弹出的那个窗口里, 把左侧的导航树予以展开, 展开Physical, 之后展开All Layers。

【新手避坑】

常在出现某种情况时报告错误, 即进行设置之后规则却没有产生预期效果, DRC依旧会出现报错现象。其缘由在于没有挑选正确的对象类型, 一定要确认当下处于Physical标签页面, 而且是在All Layers之下开展操作行为。要是仍然逗留于Spacing标签页面来设置线宽, 那么根本就不会产生效果。

第二步 设置差分对规则

于约束管理器里, 轻点 Physical , 接着点击 Differential Pair, 而后右键单击, 选择 Create , 随后再选择 Differential Pair。于弹出的对话框之中, 自左侧的 Unassigned 列表里挑选出两条网络, 像 TXP 以及 TXN 这般, 而后点击中间的箭头, 将其增添至右侧的 Assigned 列表。将Primary Gap设置成8mil, 把Primary Width设定为5mil。这儿存在着两种方案对此: 于方案A借助8mil间距搭配5mil线宽, 它适合4层以上的板子, 信号的完整性能良好 ；方案B采用6mil间距配合4mil线宽, 其适合2层的板用以节省空间, 不过串扰的风险较大。如果板层充裕，优先选方案A。

【新手避坑】

高频率出现报错情况: 在进行相关设置之后, 差分对走线却仍然会报“unspecified”这个错误。其缘由在于, 没有在Electrical标签页之下进行Min Line Spacing的设置。恰当的做法是, 进行切换操作, 切换到Electrical这个选项, 接着进入Spacing, 再进入All Layers, 从中找寻与差分对相对应的Differential Pair规则, 将Min Line Spacing设置为5mil, 不然的话就会出现规则冲突的情况。

第三步 铜皮避让规则调整

轻点 Shape , 而后朝着 Global Dynamic Shape Parameters 进行操作。于弹出的窗口当中, 挑选 Void Controls 这个标签页, 接着把 Minimum allowed gap 自默认的 10mil 更改为 4mil。如此这般, 铜皮跟过孔或者焊盘彼此间的避让间距会变得更为紧凑, 这是适配高密度板的情形。紧接着, 于Shape Fill标签页那里, 将X hatch以及Y hatch均设定为5mil, 以此避免铜皮铺排得过于密集而引发加工方面的问题了。

【新手避坑】

报错解决流程序全涵盖: 报错信息为“Shape has no vertices”, 或者是“Shape is not a closed polygon”。其缘由在于: 铜皮边界存在未闭合状况, 或者出现了自相交情形。提供一站式解决办法: 首先, 运用Shape → Edit Boundary这个操作来选中铜皮, 接着, 于命令窗口当中输入shape, 随后敲击回车键, 然后输入o（o在这里代表的意是optimize）, 之后再按下回车键。要是依旧出现报错情况, 借助 Shape 指向 Decompose Shape 这种操作, 将铜皮拆分成基本图形, 把异常段给删除掉之后, 再次绘制出边界。

此套方法针对于常规 4 至 6 层板而言效果颇佳, 然而倘若你的板子层数超出 16 层或者涉及到射频区域, 那么铜皮避让规则就得单独去设置局部约束, 而不能够进行全局统一的简单处理。其替代方案乃是专门为射频区域单独构建一个 Physical Constraint Set, 在区域规则当中手动去设置超过 20mil 的避让间距, 以此来确保信号质量。