布局分区规划三步实操 新手避坑指南

亲身经历实测Altium Designer 24.此刻的这个版本号是24.6 ，曾经遭遇过模拟数字分区之时没有预留隔离带进而致使ADC采样出现跳动的这般状况 ，对于新手而言 ，只要依照步骤一个一个地逐步去进行操作 ，便能够较为轻易地避开此类常见的问题。

1 定义关键器件分区边界

进行操作的路径是，在PCB界面里先找到设计选项，之后进入房间（Rooms）这一板块，接着去定义房间的形状。要选中模拟器件组，像ADC、运放、PLL这类，然后点击Place，再找到Directives，点击Room，画出矩形区域来覆盖模拟部分。在属性面板当中把Room类型设置成“Keepout”，将间距规则参数填写为20mil。对于数字部分也是同样的做法，只是把间距设置为15mil。

新手要避开坑，常见的报错是“Room间距冲突”，其核心原因在于默认的间距10mil是不足的。推荐的最优值是20mil，在FR4板材之下，20mil隔离带能够把串扰从-25dB压低至-45dB，可以实测高速ADC信噪比提升了12%。要是板边空间不够，那么可以缩至15mil，但是需要加地线栅栏句号。

2 分配电源平面分割沟道

运作途径：展开设计行为，进入层叠管理器范畴，从中挑选出电源层也就是Power Plane，而后点击“分割平面”这一图标。接着运用线条去描绘分割的沟道，把宽度设定为25mil。再将模拟部分的网络分配认定为AVCC，数字部分则分配认定为DVCC。在分割成功的沟道两侧各自放置一个0.1uF的电容来进行桥接操作，电容所处位置距离沟道边缘要不大于50mil。

3 执行跨分区走线检查与修复

操作的路径是，工具，然后进入设计规则检查，接着勾选“Un – Routed Net”以及“Parallelism” ，随后运行批量检查。之后定位高亮的报错点，再右键执行“修复走线”。要是发现信号线跨越分割沟道，那就进行强制重布，即在沟道上方用0.01uF/0402电容拼接，电容两端各自接入模拟地和数字地。

新手需避坑，高频出现完整报错，报“Plane Split Crossing Violation”这一情况，且此报错致使板子随机复位，原因是DDR时钟线跨分割，造成回流路径断裂，有一站式解决办法，其一，打开规则“Plane Split”设置为禁止跨越，其二，在违规线两端添加过孔，紧密靠着沟道边缘重新走线，其三，在芯片正下方跨分割的地方添加4个接地过孔阵列。实测按此修复后EMI从42dB降至27dB。

此方法对双面柔性板或者单层铝基板（不存在完整参考平面）并不适用。有简易的替代方式：对于柔性板进行更改，采用网格铜铺地并且将缝合过孔全部打满。你在跨分割的时候有没有碰到过烧芯片这种怪异的现象呢？把情况在评论区发布出来，顺便点个赞，以便让更多的layout兄弟避免掉入陷阱。