Allegro PCB设计避坑指南：3步搞定敷铜DRC报错

本次由本人亲自进行了Allegro X 24.1的实测，在此期间碰到了动态铜皮静态化后短路却查找不出的状况，以及DRC误报但清除不掉的情况，而新手只要依照步骤逐一进行操作，便能够较为容易地躲避这类常见问题。

第1步 动态铜皮参数最优值设置

采取菜单Shape > Global Dynamic Shape Parameters的操作，进入Clearances页签，把Oversize value取值从起始之0.0254mm更改为0.05mm。此参数对铜皮至走线的实际过盈间距予以管控，设值偏小极易于热风焊盘处出现假DRC，设值偏大则会造成板内空间的浪费。

存在这样一种情况，新手需要避开一个坑，有大量的人在这个地方出现报错，报错内容是“Shape contains void without clearance”，之所以会出现这种报错，其原因在于Oversize value与线宽产生了冲突，当把它改到0.05mm之后呀，普通信号线依照走0.1mm间距的方式能够稳定通过，要特别注意，千万别保留0.0254mm的默认值，一旦保留，工厂那边gerber补偿一加进去就会出现短路的情况。

第2步 两种铺铜方案对比取舍

方案A：固态铜皮，加上手动去修改空域。它适宜于射频或者模拟地需要严格进行挖空的区域，其操作路径是Shape大于Manual Void大于Rectangular，不足之处在于更改一版线路就要再度进行挖掘。方案B：动态铜皮，加上禁止区域。它适合数字板多层电源地，通过Route大于Keepin来绘制边框，软件会自动进行避让。

【新手需防】，方案A改动线路之后极易忘记去更新空域，借此致使铜皮刺入线路行走的区域，方案B在频繁运用Z – Copy来进行内层挖空之际，一定要勾选“Copy Keepin to Keepout”，建议刚开始接触的新手先操练方案B，等到产出gerber之前再转向静态检验。

第3步 高频报错一站式解决

碰见报错“Dynamic shape is out of date or empty”时，完整的解决流程是，首先按照Tools > Database Check依次勾选“Check shapes”以及“Rebuild DRC”，然后点击Check去修复数据库。接着去执行Shape大于Global Dynamic Params大于Void Controls的操作，把“Create voids for”设置成All etch layers，点击OK去重建所有动态铜皮空域。最后运行Display大于Status里的Update DRC，绿色就表示通过。

这里有新手避坑要点，这个报错九成是在复制粘贴模块之后，由于铜皮参考的net名带有后缀而造成的故障显现。需要仔细检查Shape＞Select Shape or Void，将之中的铜皮选中，查看属性里的Net Name是不是多出了“_copy”这样的字样。要是存在这种情况，那就得删除铜皮而后重新铺设，千万别在这个问题上耗费半小时去修改参数。

要再次提醒一下：针对焊盘密度＞1200个/平方英寸的HDI板，这个方法并不适用，因为动态铜皮将会拉慢电脑运行速度。可采用的替代办法是，运用静态铜皮，结合Manufacture > NC > Route来进行整版孤岛的切除作业。在铺铜之后，你这块板子最常出现的DRC是哪一种类型？欢迎在评论区留下你的看法，顺便点个赞以使更多画板同行能够看到。