Cadence Allegro 17.4 新手实操避坑指南

实际由本人测试Cadence 17.4（包含Hotfix 040），遭遇了原理图符号引脚编号跟PCB封装焊盘号不相匹配导致网表导入全部失败这样的情况，对于新手而言，依照下面的步骤逐一进行操作，便能够轻易避开此类常见问题。

步骤1 创建焊盘并设置关键参数

开启PCB Editor，依照File→New→Padstack予以操作，挑选Through类型。于Parameters选项卡里面，把Units设定成Millimeter，将Decimal places设置为4。步入Design Layers，将Begin Layer的Regular Pad设定成1.2mm之圆形，End Layer亦如此，Inner Layer设为1.2mm，Drill直径乃是0.8mm。此0.8mm钻孔直径属于最优推荐数值，原因是：对0.6mm – 1.0mm元件引脚予以兼容，与此同时确保0.15mm孔铜厚度之时存在足够电流余量，过细则钻孔容易出现偏位状况，过粗则会占用布线空间。

【新手避坑】

频繁出现报错，报错内容为“Padstack creation failed: Drill hole larger than pad”。核心原因在于，Regular Pad直径小于Drill直径。快速解决办法是，把Begin Layer的Regular Pad改大一级 ，例如钻孔0.8mm配1.2mm焊盘 ，或者钻孔0.5mm配0.9mm焊盘。要记住，焊盘直径至少比钻孔大0.4mm ，这是硬底线。

步骤2 导入网表前完成库路径映射

致使OrCAD Capture被开启，促使Options被点击，进而推动Preferences被点击，随后使得Paths被点击，于Library栏处将你的自己定义的符号库文件夹予以增添，之后在项目管理器里把设计文件选定，促使Tools被点击，接着使得Create Netlist被点击。从弹出的那对话框之中，去选择“PCB Editor”这一页，把“Create or Update PCB Editor Netlist”勾选上，下方Netlist Files的路径指向一个没有任何内容的空文件夹，在点击完确定之后，去观察Session Log，只要没有ERROR就行啦。

【新手避坑】

出现的常见报错是“ERROR(SPMHNI – 175): Symbol ‘C0402’ not found”。其原因在于，Allegro里所设定的库路径之中不包含那个封装文件。解决的办法是，先打开Allegro ，接着执行Setup→User Preferences→Paths→Library ，随后在psmpath和padpath里添加你存放封装的文件夹 ，保存之后再重新导入网表。

步骤3 布局布线两种方案对比

有方案A，其涉及手动拉线模式，要点击Route，接着点击Connect，于Options面板中将线宽设置成0.254mm (10mil)，线间距设为0.2mm。此方案适合简单双面板或模拟信号板，它具有控制精细的优点，不过存在耗时的缺点。

针对方案B，其为半自动布线，首先要执行Route→PCB Router→Route Automatic，接着将Passes设为30次，并且勾选“Allow Shove” ，此方案适合高速数字板或者BGA密集封装，它的优点在于速度快，然而缺点是有可能产生冗余过孔，关于取舍逻辑就是板块密度低于60%时选择方案A，高于60%时则选择方案B。

【新手避坑】

报错“线宽与最小宽度不匹配”频繁出现，完整的解决流程是，先去执行显示→状态，查看当下设计规则里面的最小线宽数值。要是显示的是10mil，然而你实际推的是8mil的线，那就退回到Setup，再进入到Constraints，接着进入Constraint Manager，直接在Physical Constraint Set之下，把Min Line Width改成你所需要的那些数值，比如说像8mil这样的数值。改完了之后，去执行Tools，然后选择Database Check，勾选“Check Shapes”以及“Rebuild DRC”，等跑完DRC之后消失了，那就意味着问题被解决了。

针对本文所采用的方法源自Cadence 17.4标准流程，存在不适用的场景，即倘若你所使用的是16.3以及更为老旧的版本，那么User Preferences菜单结构会有较大差异，具体表现为库路径处于Design Paths而非Library。对此的替代方案是可以升级到17.4，或者在老版本当中手动逐条方式添加环境变量。要是在实际操作过程中遭遇诸如“DRC不刷新”这类奇怪的事情，那就将其发布在评论区，咱们一同进行剖析。