Altium Designer 24 多层板层叠实战 新手必踩的3个坑

本人实际测试了Altium Designer 24.5.1这个版本，曾遭遇过6层板阻抗失去控制这样的大麻烦，新手只要依照步骤一步步去操作，便能够轻松地躲开这类寻常的问题。

1 叠层设置 关键参数锁定

将层层叠叠的管理器打开，其快捷键是D-K ，于那里层数可以选择，直接在其里靠右边的键按下进行添加，挑选Positive Plane当作电源所在地层，最为关键的要点是那种名为Prepreg也就是半固化片的厚度，在我这儿针对4层的板子推荐选用那个型号被称为7628 的厚度为0.2mm的，这个数值是必须要保持固定不变的，因为它直接对于阻抗线宽起到决定性作用。紧挨参考平面的是信号层，距离越近，耦合状况就越好，对外产生的辐射越小。不要随意去选择1080堆叠，那容易致使阻抗计算出现偏离。

【新手需防】平日常见的报错状况乃是阻抗计算时出现不收敛的情况，而关键出错缘由在于你将两个信号层摆放至一处，其间隔了一层厚芯板，致使参考平面距离较远，按照如此状况算出的线宽，最终呈现出的结果要么是太粗以至于无法布线，要么是太细以至于工艺无法达成制作要求。迅速予以解决的办法是对多余层进行删除操作，保证每个信号层的相邻面最少要有一个完整的地平面，并且将间隔控制至于0.1mm至0.2mm之间。

2 阻抗计算 两种方案对比

开启阻抗的计算器，其身处层叠管理器底部区间所示之处。当前所阐述的是50欧姆单端的相关情况。方案即为A：线宽为0.11mm，参考层间距数值是0.1mm，此方案契合应用于BGA扇出区域的条件，且占据空间较小。方案B，线宽是0.15mm，其间距为0.2mm，适用于板边的普通信号，走线长且损耗小。取舍逻辑非常直接，于BGA底下，必须是窄线宽才能够出线，那就牺牲损耗来保障连接；要是属于内存条这类长线，必须采用宽线宽来降低阻抗波动所带来的信号反射。

关于新手需要避开的坑，常见的一种情况是，直接去套用嘉立创的默认阻抗参数，却不去查看自身的层压结构，如此一来，就会致使板子制作完成后，出现阻抗方面的问题，要么是偏高达到20欧，要么是直接发生短路现象。而解决这个问题的办法是，一定要去询问板厂获取半固化片以及芯板的具体厚度数值，随后在软件当中填入真实的数值，进而反向推算出线宽，千万不要轻信默认值。

3 CAM输出 高频报错解决

等最后才去输出Gerber这个文件，在文件菜单的范畴之内进行选择，要选Fabrication Outputs这一项，接着去点击Gerber Files。格式那是必须得选2:5这个样子的，单位得选英寸才行，不然的话精度就会不够呢。每一回文件输出完毕之后，我皆会遭遇有着负片层短路状况的那种完完整整的报错现象，电源层处在中间位置被挖空的那些地方，钻孔文件呈现出对不上的情形，进而致使铜皮连接成为一片。再度前往Advanced，将Suppress leading zeros勾选上。完成这一系列的操作之后，发送给板厂进行预览，如此一来就不会再度报告短路的情况了。

新手需避坑，只给出Gerber却不做IPC网表比对，这可是最大隐患，报错现象是板厂审核反馈“层间短路”，其原因是你负片层的热焊盘设置过小，或者隔离焊盘没有避开过孔，解决流程是必须在输出前运行Design Rule Check (DRC)，把间距规则调到0.1mm以上，确保所有过孔都被负片层正确识别并挖空。

大部分常规FR4多层板设计，确实能被这套方法办好。然而，若碰到埋盲孔或者混压板（像PTFE混FR4那样），这个流程就不适用了，得配合板厂的特殊叠层结构去专门设置过孔类型以及压合顺序，那可得单独开辟一说来叙述。你在进行多层板内层分割时，有没有遇见过地平面被切断致使信号串扰的奇特状况呢？