我亲自进行了Cadence Allegro 17.4的实测，遭遇过网表导出后PCB端众多引脚不匹配的状况，新手依照步骤逐个操作，方可轻易躲开这类常见问题。 1 第一步 设置封装路径 去执……
我亲自进行了Cadence Allegro 17.4的实测，遭遇过网表导出后PCB端众多引脚不匹配的状况，新手依照步骤逐个操作，方可轻易躲开这类常见问题。
1 第一步 设置封装路径
去执行一个名为 Setup – User Preferences 的菜单命令，在处于 Paths – Library 的情况下，把 padpath 和 psmpath 的 Value 值设定成是本地封装库的绝对路径。这一步的目的在于告知软件要去何处找寻与之对应的元件封装。
新手需避开的坑：常见的错误报的是“ERROR(SPMHNI-175)”，元件在库里面找不到。核心的出错原因是路径只设置了相对路径，又或者路径当中有中文以及空格。快速做出解决的办法是把所有库路径改为纯英文的绝对路径，并且点击Save进行保存配置，重新启动软件以使环境变量生效。
2 第二步 导出第一方网表
凭借点触 File – Export – Netlist 这一操作，于弹出的窗口之内勾选 Create or Update Allegro PCB Editor Netlist。针对关键参数 Netlist Files 目录，选取项目文件夹之下的名为 allegro 之名的子文件夹。
针对新手的避坑指引：在此处常常出现报错情况，报错内容为“Pin number mismatch”。其缘由在于，原理图当中元件引脚号呈现出像1，2，3这样的形式 ，然而却与PCB封装引脚号，也就是诸如A1，B1，C1这类的情况，并不一致。
3 两种实操方案对比
方案A：生成PartTable文件，此方案适用于多人一同协作的项目，借助Export – Part Table来生成表格，如此能够在事先就排查清楚所有封装是不是齐全。方案B：直接生成NetList，该方案适用于个人独自开展的项目，其速度是最快的，然而在出错之后排查的范围比较大。要是团队人数多于2人，并且物料清单繁杂多样，那就必定得采用方案A来开展预先检查；要是只是个人进行简单的改板工作，方案B完全能够满足需求，能够节省最少20分钟的前期检查用时。
4 高频完整报错一站式解决
当碰到 “ERROR(SPMHNI – 196): Symbol ‘XXX’à未被找到” 这种报错情形时，完整的流程是这样的：首先要返回到原理图那里，选中出现报错的元件，去查看它的PCB Footprint属性值；接着前往File – Viewlog把netlist.log打开，搜索那个属性值；还要确认在库路径之下存在对应的.dra和.psm文件；最后在PCB里执行Place – Manually，在Advanced Settings中勾选Library，要是元件呈现高亮显示的状况那就表明修复已经成功了。
新手需留意避坑情况：此报错的核心缘由在于，原理图之内的封装名跟实际的库文件名之间，存有大小写方面的差异。快速进行解决的办法为：先在原理图里把那 PCB Footprint 的值直接予以复制粘贴操作，接着用其去替换库文件名之中的大小写，随后再次导出网表，如此便可实现完美匹配了。
这个方法主要是适用于，Cadence Allegro 17.4这个版本以及比它更高版本的，标准第一方网表导出流程。要是你所使用的是PADS Logic原理图，又或者是Altium Designer原理图的话，那么这个路径，还有参数，是不会直接产生效果的。把原理图先统一转成 OrCAD 格式，之后再开展上述操作，这才是简易替代方案，不然就凭 Allegro 的 Library 自动匹配机制是没法实现的。你在实际导出的时候，还碰到过哪些怪异的报错呢，欢迎在评论区把你踩坑的经历分享出来。
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