PCB设计项目实战避坑指南：新手必踩的10个坑与实战操作

实测Altium Designer 23.5版本的本人, 踩过因电源层分割致使整板短路 的雷区, 趟过了差分对等长绕线把DDR3走成死线的大坑, 新手只要跟着步骤一步步去操作, 便能够轻轻松松避开这类常见的问题。

项目启动阶段先做这3步防返工

要是拿到了原理图, 可别着急着去画封装。首先的第一步, 得先全都把元件封装库给调出来, 然后再对照着物料清单, 一个一个地去核对焊盘尺寸。关键参数的最优推荐值是, 那些阻容件的焊盘宽度要比引脚直径大0.3mm, 要是太小的话, 贴片机的吸嘴就会吸偏, 而要是太大的话, 又容易出现虚焊的情况。我曾遇到过一个项目, 0603电阻的焊盘用了0805的封装, 结果打样回来之后, 焊盘直接就连锡短路了, 导致整批板子都报废了。

这里新手常见的报错是, 封装尺寸不匹配, 贴片之后元件会立碑或者出现偏移。核心原因在于, 封装库来源杂乱, 有的人是从官网下载的, 有的人使用的是第三方库, 焊盘尺寸的标准并不统一。快速解决的办法为, 建立一个专用的公司库, 所有的封装都按照IPC – 7351标准手动进行复核, 焊盘长度要统一设置为引脚的宽度加上0.5mm, 宽度要设为引脚宽加上0.3mm。

第二步呢, 要在原理图里给电源网络添加明晰的标签。实操方案进行对比, 存在这样的情况, 有些人使用网络标号“VCC…3V3”，而有些人使用“+3.3V”。这里建议统一采用“3V3_DVDD”如此带有电压值以及功能域的命名方式, 不要运用纯数字或者模糊不清的词汇。在低功耗物联网项目当中, 要是用“VCC”这种命名, 就会致使电源域之间不能自动区分开来, 后续DRC检查的时候会报出一堆未连接的错误。在开展高速信号项目期间, 电源网络是一定要带有电压值后缀的, 不然的话, 仿真工具便无法识别电源域层级。

【新手需防入坑情形】平常会出现的报错现象是, “Unconnected Net”这种提示到处都是 , 在原理图里看着仿佛已经连接上了 , 然而实际上网络标号的拼写缺少了一个下划线。其最为关键的原因在于 , 当多人一起进行协作的时候 , 命名习惯呈现出不一致的状况。有着能快速解决问题的办法: 构建一个网络命名规范的表格 , 张贴在项目文件夹的首页位置 , 对于电源网络 , 采用固定的格式即 “电压值_功能域” , 对于信号网络 , 采用固定格式是“信号名_方向”。

第三步, 在导入PCB以前, 要先去跑上一回电气规则检查, 将那般悬空引脚以及短路警告清除为零。哪怕仅仅存在一个悬空引脚, 必定得回去仔细核对原理图, 可别怀揣着“等之后再去处理”这样的想法。

布局走线时这3招保信号完整

第一招, 对于电源模块布局而言, 需遵循这样的原则, 即输入电容要紧紧贴靠芯片的输入脚, 输出电容要紧紧贴靠芯片的输出脚。高频完整出现报错情况, 在一次项目当中, 我于LDO输入端放置了一个10μF的电容, 然而走线需绕上半圈才能够连接到芯片的VIN脚, 最终上电之后芯片直接产生发烫现象, 输出仅仅只有1.8V, 正常情况下应当是3.3V。经过长达4小时的排查才发现, 是寄生电感致使环路阻抗过大, 进而芯片内部的过流保护启动了。有着完整一站式解决所用流程为, 将电容进行焊接分离下来, 随后去重新开展布局形式进行操作, 于VIN脚正下方位置放置一个0.1μF瓷片电容, 所走线条宽度为0.5mm, 其长度不超过2mm, 接着在电容另一端打孔以实现接地效果。之后再度进行上电操作, 输出呈现稳定3.3V状态, 芯片温度由65℃下降至42℃。

【新手需防入坑】不少人认为电容距离远点便无妨, 然而在实际的高频回路当中, 每增添 1mm 的走线, 电感便会增加 1nH, 对于几百 kHz 的 DCDC 转换器而言此情况堪称灾难。正确的举措是: 电源芯片的输入电容务必放置在芯片的同一层, 走线要先经过电容之后再抵达芯片, 而不是先到达芯片接着再去往电容。

第二招, 高速差分信号, 是一定要做等长处理的。USB2.0差分对的长度差, 要控制在5mil以内, DDR3数据线, 要控制在10mil以内。实操方案进行对比, 手动绕蛇形线和工具自动绕线, 差别是非常巨大的。工具自动绕了线之后, 很容易就绕成直角了, 就会导致存在阻抗突变的情况；手动绕线, 是要按照“3W原则”的, 线距得保持那3倍线宽, 在转弯的地方, 要做成45度的圆弧。做一个FPGA板卡项目时, 自动绕线运行了3小时, 结果DDR3数据线最短的与最长的相差了120mil, 手动重新绕线仅仅花了40分钟, 精度被控制在5mil以内。

新人需留意、避开的情况里, 绕线之际老是出现报错状况的便是“Snake绕线致使串扰超出标准范围”。致使这般的缘由在于绕线所处的区域跟别的信号线相距太近, 二者之间的间距不到线宽的3倍。关键的能够解决问题的办法是: 在着手进行绕线以前预先规划好用于绕线的区域, 在其周围5mm的范围内不会放置别的信号, 等到绕线结束之后运行一次串扰仿真操作, 以此保证近端串扰处于低于-30dB的状态。

以下是改写后的内容: 第三招, 所有用于信号传输的线穿过孔时, 都得进行回流通路设计。若高频信号更换层次, 旁边缺失地过孔, 回流电流会绕很大一圈, 进而产生辐射噪声。有个简单规则, 每两个信号过孔的旁边, 必须配备一个地过孔, 二者距离不超过50mil。

投板前检查清单不能省

步入最后检查阶段, 运用DRC去跑一回最小线宽以及线距规则, 将设置值定为4mil/4mil。关键参数有着最优推荐值, 板厂普遍能够做到3.5mil/3.5mil, 然而留出0.5mil的余量, 能够避免因加工偏差致使短路。我曾见识过一个项目, 线宽被设成3.3mil, 板厂蚀刻时偏移了0.2mil, 最终几根并线之间直接连接到一起了。

这个方法不适用于超高速多层板, 超高速多层板是指超过12层且频率高于10GHz的多层板, 那种场景需要3D全波仿真, 基于规则的设计只能做参考。其替代方案是改用SIwave或HFSS做电磁场仿真, 先跑完S参数和眼图, 再反向调整走线拓扑。若手头没有仿真工具, 那么至少要保证所有高速信号走线长度差控制在2mil以内, 过孔数不超过2个。