我亲自测试了Altium Designer 21.9.2这个版本，在进行四层板叠层设置期间，遭遇了因内电层分割而致使短路的状况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易地……
我亲自测试了Altium Designer 21.9.2这个版本，在进行四层板叠层设置期间，遭遇了因内电层分割而致使短路的状况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易地避开此类常见的问题。
叠层结构与阻抗计算
将打开的可操作指向层叠管理器所处位置（Design→Layer Stack Manager），把相关设置调整成将四层板结构架构设定为Top-L2_GND-L3_PWR-Bottom。对于关键参数阻抗的控制而言：在层叠管理器当中添加Impedance Profile，将目标阻抗设定为50Ω，依据板材FR4介电常数4.2，线宽经过自动计算得出为6.2mil。L2与L3之间芯板厚度设为8mil，确保电源地平面耦合。
【新手避坑】
初步进行设置之际，常常会碰到阻抗计算结果出现偏差过大的状况，发出报错的现象为，所计算得出的线宽超出了板厂的加工能力限定（小于3.5mil），其核心原因在于没有正确地设置Prepreg与Core的厚度组合，快速的解决方法是，把L1-L2的介质厚度从4mil调节为5.5mil，如此一来，线宽便能够回归到5.8mil左右的合理范围。
内电层分割如何操作
进行Place→Line的执行操作，于L2或者L3层那儿画出分割轮廓，操作路径是，先是把内层类型由Signal转变为Plane，接着采用Place→Line去绘制闭合多边形，关键参数分割间距为，不同网络之间维持12mil以上的隔离带，电源与地平面的间距建议是20mil，双击分割区域，在属性面板那儿分配对应网络名称。
【新手避坑】
进行分割操作之后的覆铜，和过孔之间没办法实现连接。常常出现的报错情况是，DRC检测呈现出未连接的状态（Un-Routed Net Constraint）。之所以会这样，是因为在分割区域边缘位置的过孔，落在了隔离带的范围之内，进而致使网络无法达成连通。合理正确的做法是，在实施分割操作之前，借助Place→Via来放置过孔，要保证过孔的中心距离分割边界最少有8mil。
两种电源平面分割方案对比
方案A，单层多区域分割，把所有电源网络于同一内层开展分割，其优点是能够节省一层可用于信号布线，而缺点是当电源种类超过3种的时候，分割区域呈狭长状容易产生EMI风险。
另一种方案是方案B，也就是双层协同分割，其中主要电源，像核心电压1.2V，会单独占用一层，而其余辅助电源则在另一内层进行分割，方案B的取舍逻辑是，要是板上存在高速DDR或者RF电路，那么优先采用方案B，为了换取更完整的参考平面而牺牲一层布线空间，这样信号完整性会更具保障。
高频报错解决流程
碰到报错“Polygon Pour not repour after modification” ，解决流程分成三步 ，第一步 ，于Tools→Polygon Pours之下点击Repour All ，要是无效就执行第二步 ，选中全部多边形 ，右键选取Polygon Actions→Rebuild All Mid-Layer Polygons。至关重要的第三步操作，开启Preferences，进入PCB Editor，再进入General，将“Repour Polygons After Editing”复选框的勾选取消，以进行手动操控覆铜刷新，从而防止大板出现卡顿现象。
【新手避坑】
覆铜重建之后，出现了好多破碎的孤岛。解决的办法在于修改覆铜规则，在Design→Rules→Plane→Polygon Connect Style里，把连接方式从Relief Connect改成Direct Connect，散热焊盘区域是除外的。于此同时，将Minimum Primitive Size设定为0.5mil，并且自动把尖锐碎片清除掉。
这个方法针对超高层数背板（层数超过12层）或者埋盲孔设计场景是不适用的。要是碰到这类复杂结构，建议直接运用PDN Analyzer来开展电源完整性预分析，以此取代手动形式的试错调参，这样效率会更高且更为精准。
当你于进行四层板设计期间时，有没有碰到过在内电层实施分割之后，电源网络出现短路现象，然而却查找不出致使该情况出现原因的情形呀？欢迎在评论区域分享你排查该情况的经历哟。
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